FPGA/CPLD设计的一般步骤

1、设计规范到VHDL描述

根据最终设计所期望的描述，构造一个合理的设计，自然语言编写。

形成规范后，通过数学公式或逻辑公式进行抽象的描述。

再用硬件描述语言将其转化为RTL级的描述

2、RTL级仿真

验证RTL级的VHDL描述是否正确。使用表达设计环境的激励信号驱动设计，验证结果符合设计的行为模型。

编译VHDL代码，检验其语法，运行仿真器，读入VHDL代码和激励信号文件（测试平台文件TestBench），最后执行仿真，然后查看仿真结果，对VHDL代码进行需要的修改.

3、VHDL综合

生成一个执行所要求的功能并符合设计人员给定的速度和功能等方面约束的设计对象。VHDL综合工具将VHDL描述转换为一个网络表。然后就可以进行基于门级网络表的仿真，进行时序分析

4、功能门级仿真

运行一个快速的检测，对综合工具产生的结果进行检查，确保网络表的正确。使用综合工具软件产生的网络表和一个综合数据库文件读到VHDL仿真器，并使用RTL验证矢量（激励信号）进行仿真

5、布局布线

用于将设计网络表映射到目标文件中。布局布线工具将每个来自网络表的图元放置到目标元件的相应位置，然后对图元之间的信号进行走线，按照网络表的连接在元件内部走线。生成的数据文件可以直接下载到指定芯片上的位置。

布局工具的输入有网络表、可能的时序约束、元件布局约束和元件的信息。

时序约束：说明哪个信号具有重要的时序，并且将这些具有重要时序要求的网络以最有效的时序方式进行布线（通常要求图元相互靠近，使信号线更短）。

还输出另外一个用于描述实际时序的文件。

6、布局后时序仿真

一般进行布局后的门级仿真。这个仿真将用于布局布线的网络表和来自布局布线的时序文件组合在一起，输入到仿真器，以检验设计功能和时序两个方面。

7、对元件进行编程

把数据文件写入CPLD/FPGA中，是最后的步骤