全志H3平台CLOCK简析

最新推荐文章于 2024-06-27 14:38:38 发布

dlijun

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分类专栏： work 文章标签：全志 H3 系统时钟 CPU切频

本文链接：https://blog.csdn.net/dlijun/article/details/51792463

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本文介绍了全志H3平台的时钟管理模块，包括时钟配置、时钟频率设置、相关术语解释以及CPU频率的管理策略。详细探讨了时钟配置的代码实现，如clk_get、clk_prepare_enable等接口，并阐述了CPU切频的管理策略，如performance、powersave、ondemand等，以及如何设置和调整这些策略。

摘要由CSDN通过智能技术生成

1 概要

时钟管理模块是linux系统为统一管理各硬件的时钟而实现管理框架，负责所有模块的时钟调节和电源管理。

1.1 模块功能介绍

时钟管理模块主要负责处理各硬件模块的工作频率调节及电源切换管理。一个硬件模块要正常工作，必须先配置好硬件的工作频率、打开电源开关、总线访问开关等操作，时钟管理模块为设备驱动提供统一的操作接口，使驱动不用关心时钟硬件实现的具体细节。

1.2 相关术语介绍

晶振：晶体振荡器的简称，晶振有固定的振荡频率，如32K/24Mhz等，是芯片所有时钟的源头。

PLL: 锁相环，利用输入信号和反馈信号的差异提升频率输出。

时钟：驱动数字电路运转时的时钟信号。芯片内部的各硬件模块都需要时序控制，因此理解时钟信号对于底层编程非常重要。

1.3 系统时钟频率设置

lichee/tools/pack/chips/sun8iw7p1/configs/dolphin-p1/sys_config.fex 频率配置：

pll_video = 297

pll_ve = 402

pll_periph0 = 600

pll_gpu = 576

pll_periph1 = 600

pll_de = 864

对于没有配置的，系统设置频率为默认值。

系统时钟定义：

系统时钟主要是指一些源时钟，为其他硬件模块提供时钟源输入。系统时钟一般为多个硬件模块共享，不允许随意调节。

模块时钟定义

模块时钟主要是针对一些具体模块(如：gpu、de)，在时钟频率配置、电源控制、访问控制等方面进行管理。一个典型的模块如下图所示，包含module gating、ahb gating、dram gating，以及reset控制。要想一个模块能够正常工作，必须在这几个方面作好相关的配置。

AHB，是Advanced High performance Bus的缩写，译作高级高性能总线，这是一种“系统总线”。AHB主要用于高性能模块(如CPU、DMA和DSP等)之间的连接。AHB 系统由主模块、从模块和基础结构(Infrastructure)3部分组成，整个AHB总线上的传输都由主模块发出，由从模块负责回应。