FPGA
时行居正
拙则勤,行则易
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xilinx FPGA 配置原理
任合芯片、处理器,只有将程序烧录进去才会正常工作,FPGA也不例外,只不过我们通常称之为“配置”,不同的下载方式就有不同的对应的配置模式。 从不同的角度分析,可以得到不同的划分形式,如从主从关系上分,则有主模式、从模式。如果从一次传输数据的位宽上分析,则有串行模式、和并行模式。(另外还有JTAG模式),模式的选择是由FPGA上的M0、M1、M2完成。因此,可以组合出多种不同的模式,如主串原创 2016-01-24 23:05:09 · 11157 阅读 · 0 评论 -
[转] 与全局时钟资源相关的Xilinx原语:BUFG, IBUFG, DCM
转自http://blog.sina.com.cn/s/blog_75df3ad50100pmi3.htmlIBUFG即输入全局缓冲,是与专用全局时钟输入管脚相连接的首级全局缓冲。所有从全局时钟管脚输入的信号必须经过IBUFG单元,否则在布局布线时会报错。IBUFG支持AGP、CTT、GTL、GTLP、HSTL、LVCMOS、LVDCI、LVDS、LVPECL、LVTTL、PCI、PCIX和转载 2016-08-04 13:21:29 · 14782 阅读 · 3 评论 -
[转]触发器-锁存器-亚稳态
0 锁存器 1)电平触发。当使能信号(也可以认为是时钟信号,只不过高电平与低电平时间不完全相等)有效时,输出随输入变化而变化,无效时,锁存住,输出不会随之而变。 2)锁存器也称为透明锁存器,即不锁存时,输出与输入始终一致,此时,输出对于输入而言是透明的。 3)优点: 面积小。因为门电路是构建组合逻辑电路的基础,而锁存器和触发器转载 2016-10-15 18:16:29 · 3236 阅读 · 0 评论 -
Verilog赋值语句
0 简介 赋值分为“连续赋值语句”、“过程赋值语句”和“过程连续赋值语句”。1 连续赋值语句 语法上,必须有assign关键字标识;用于对线网进行赋值,等价于门级描述; 不能出现在过程块(initial / always)中; 产生作用后,赋值表达式中的信号任何变化都会立即反映到左值线网型数据中;2 过程赋值语句转载 2016-09-30 16:12:33 · 12295 阅读 · 4 评论 -
integer综合分析
大多数的矢量类型(reg或者net)都被默认当做无符号数。integer和real是个例外,它们被默认为当做有符号数。通常,real类型是不可综合的。 假设在没有溢出的情况下,不管是无符号数还是有符号数,它们都是二进制的一串数值而已;而当这个值被当做某种类型比较时:又符号数的MSB被用来表示这个数字的符号,而无符号数的MSB则是位权最高的那一位。无论采用什么样的二进制格式,一个无符号数永转载 2017-02-06 18:34:54 · 1393 阅读 · 0 评论 -
Zynq 文件系统制作
0 扩容默认xilinx提供的文件系统可能只有16MB,如果我们想要扩容时,需要重新制作,制作的过程可参考官方wiki(http://www.wiki.xilinx.com/Expanding+File+System)。大致流程可以简述如下。Make an 8MBramdisk ,通过改变count值可以改变ramdisk大小dd if=/dev/zero of=initrd.im转载 2017-03-16 23:56:54 · 2617 阅读 · 0 评论 -
[转]AXI4与AXI3区别
1.burst lengthAXI4对burst length进行了扩展:AXI3最大burstlength是16 beats,而AXI4支持最大到256 beats,但是仅支持INCR burst type超过16 beats,exclusiveaccess也不能超过16beats;。但是根据经验来讲各家公司好像也没太遵循这个规则,很多AXI3的IP awlen/arlen的位宽是多少,支持转载 2017-05-05 07:36:46 · 2908 阅读 · 0 评论