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原创 FPGA初步-Verilog的乘法器
下面的代码是在论坛上参考了其他网友的程序,加上自己的理解 module mux16( clk,rst_n, start,ain,bin,yout,done ); input clk; //芯片的时钟信号。 input rst_n; //低电平复位、清零信号。定义为0表示芯片复位;定义为1表示复位信号无效。 input start; //芯片使能信号。定义为0表示
2015-09-24 08:37:47 9189 3
空空如也
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