- 博客(3)
- 资源 (1)
- 收藏
- 关注
RSS订阅原创 Astro学习(2)Floorplan
Floorplan分两部分, block level 和 Chip level今天先写 block level的大致流程 1. Execute the axgRectiPlanner command to ensure that the floorplan is ready and that all of the pins are on the origin except for "boundar
2008-11-27 21:06:00
2386
原创 Astro学习(1)Design & Timing setup
总的步骤是design & Timing setupfloorplanplaceCTSrouting1 建立布线环境1.1 读入设计Tools -> Data Prep//======================Verilog================Netlist in -> verilog to Cellread verilog fileset library nameset out
2008-11-26 15:39:00
1831
转载 DC简明教程
http://blog.21ic.com/user1/1425/archives/2008/47158.html 1.1 什么是DC? DC(Design Compiler)是Synopsys的logical synthesis优化工具，它根据design description和constraints自动综合出一个优化了的门级电路。它可以接受多种输入格式，如硬件描述语言、原理图
2008-11-18 21:05:00
2237
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人