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RSS订阅原创 cadence SPB17.4 - allegro - 用板子外形创建整板铺铜
如果要整板铺铜，可以用以下方法自己在ETH/TOP/BOTTOM层上画shape, 分配网络标号，动态铺铜。不过自己用手画，很难画的精确，特别是板子外形有不规则曲线的情况。用从dxf导入的板子外形，直接用Z-copy shape到ETH/TOP/BOTTOM, 分配网络标号，动态铺铜。这种操作简单方便。我用z-copy这种方法，从dxf外形来生成整板铺铜。
2024-09-20 00:45:29
436
原创 cadence SPB17.4 - allegro - 将引入的dxf作为板子外形的简单方法
以前引入dxf后，如果想转为PCB外形用，要折腾好一会。主要原因是思路不清晰。今天总结了一下，只需要2步就可以搞定，很简单。
2024-09-18 12:46:07
632
原创 cadence SPB17.4 - 解决导入DXF后，已经存在的布局布线消失的问题
在画个板子，已经布局布线了2天。今天发现外形不合适(想在板子上挖个多边形的槽。)，想改一下。开始直接在allegro中，用allegro自带的shape=> 多边形功能挖槽。挖好了，能用，但是不好看。尺寸没法十分的精确，心里隔应。导出dxf, 用SW打开，挖了精确的多边形槽，满意了。再导出为dxf给allegro用。此时，准备用allegro导入修改过的PCB外形.dxf.此时，在旧板子外形上已经布局布线了2天。本来想着，就导入新的dxfPCB外形.
2024-09-18 02:35:37
840
原创 GD - GD32350R_EVAL - PWM实验和验证3 - EmbeddedBuilder - 无源蜂鸣器 - 用PMOS来控制
以前做了一个实验，用PMOS来控制压电无源蜂鸣器。失败了，几乎没有声音。PWM输出频率没问题，用示波器看过。今天做了三极管作为下管控制无源蜂鸣器成功后，比对了一下，临时改了一下电路，OK了。好象是必须要在无源蜂鸣器两边并联一个1K的电阻才行。看该型号无源蜂鸣器说明，官方说，如果为了音质更好，最好在蜂鸣器两边并联一个1K的电阻。看来这个并联的1K电阻是必须的，而不是为了改善音质。
2024-09-14 21:47:59
521
原创 GD - GD32350R_EVAL - PWM实验和验证2 - EmbeddedBuilder - 无源蜂鸣器
前面做了一个实验(GD - GD32350R_EVAL - PWM实验和验证1)， 确认了如何生成指定频率的PWM波。今天做了一个实验，用PWM驱动无源蜂鸣器发出声音。
2024-09-14 18:56:56
1051
原创 GD - GDLink的接口引脚杜邦线接触不好，还是自己做一个转接头好些
GD-LINK一边是USB, 一边是2x5P的插针。我这里用杜邦线从2x5P插针上引出到板子，调试的时候，稍微动一下线，GD-LINK的通讯连接就断开了。太闹心了…如果要解决引脚接触问题，还是要自己弄个转接头。一边是2x5P的插排，连接GD-LINK引出的2x5P插针。一边是1X5P排针（已经通过转接板将SWD线序调整为了自己板子的防呆线序），通过一条2边都是排母的1x5P的排线连接转接头和自己的板子。这样就能从根本上解决杜邦线接触不好的问题。
2024-09-14 13:09:26
380
原创 cadence SPB17.4 - ORCAD - ERROR(ORCAP-1616): Reference is invalid for this part
在抄GDLink on Board的原理图。抄完之后进行原理图DRC, 有个元件报错。这个元件位号是 LEDPWR，报错信息如下。
2024-09-12 02:09:24
325
原创 cadence SPB17.4 - allegro - 没有元件和电路的板子 - 出Gerber文件
有些板子没有元件和电路(e.g. 外形验证板，纯机械的垫片板子或者安装用的挂壁板子)，这些板子因为没有电路，不能从orcad开始走流程(因为无法导出网表)。只能是在PCB中导入dxf, 然后出gerber.
2024-09-09 17:34:16
695
原创 SW - 引入第三方dwg图纸后，修改坐标原点
在solidworks中引入第三方的dwg格式图纸后，坐标原点大概率都不合适。全图自动缩放后，引入的图纸离默认的原点位置差很多。需要自己重新设置原点位置，才能自动缩放后，在工作区中间显示引入的图纸。
2024-09-08 10:32:52
289
原创 cadence SPB17.4 - 隐藏制板时不需要显示的位号丝印
板子上有些元件的位号，在制板时，是不需要丝印的.e.g. 自己做的面包板上的洞洞如果是2.54 - 2x5P, 如果这样的元件很多，是不需要丝印的，因为排列和普通面包板一样，只需要自己加几个丝印文字，将GND,VCC，中间的块排列方向标注出来就可以了，那些位号不需要e.g. 元件摆的太密了，根本摆不下位号丝印。需要另外出文档给焊接的人用。以前遇到这种情况，都是选中text， 然后再选择delete. 这样操作不好。如果想再显示回来，就麻烦一点。
2024-09-07 18:49:59
419
原创 GD - EmbeddedBuilder - 给已有工程换MCU
一个现存的EmbeddedBuilder的工程，想换个MCU配置做实验，又不想从头搭建实验工程。想找找是否可以通过EmbeddedBuilder(当前版本 EmbeddedBuilder_v1.4.1.23782)来更换MCU.好像不行。
2024-09-03 23:02:07
607
原创 GD - EmbeddedBuilder - 在EXTI中断回调中，可以知道中断触发类型
看了EmbeddedBuilder_v1.4.1.23782自带的官方demo工程，里面关于外中断的demo工程很简单。进了外中断回调就干活。但是这个中断触发类型(上升沿，下降沿)不清楚。在做实验时发现，从回调单步出去，就能看到中断触发类型。触发类型就2种(上升沿，下降沿)，如果用图形化回调设置的外中断为上升沿 + 下降沿，那么中断就会进来2次，一次是上升沿的外中断，一次是下降沿的外中断。
2024-09-03 18:03:33
390
原创 PCB - 在精密手动丝印台上使用激光钢网小钢片
以前demo板子做钢网，傻傻的去做大钢网(有完整铝框，封胶)，一块钢网得60～70元。为了刷这种大钢网，买了精密手动丝印台。大钢网比较适合产品的板子，保养的好(不用时，需要将钢网用酒精棉片擦拭干净)，一块钢网能用很久。钢王小钢片适合做实验板子，就刷几次锡膏。看资料，好多老手都用钢网小钢片，用来节省实验成本。他们都直接手工将钢网钢片上的漏印孔和PCB上的焊盘人肉对齐。自己试了一下，根本搞不定。手一哆嗦，就是0.x~1mm.去买了简易钢网丝印台，试了一下，还是搞不定。
2024-09-02 22:54:25
699
原创 GD - EmbeddedBuilder_v1.4.1.23782 - PWM官方工程功能记录
将EmbeddedBuilder_v1.4.1.23782自带的demo工程中关于PWM的工程的功能摘出来记录一下。以后自己工程需要类似PWM功能时，就看一下功能记录，不用从头翻官方例程了。
2024-08-31 23:37:13
752
原创 GD - GD32350R_EVAL - PWM实验和验证1
看到 EmbeddedBuilder_v1.4.1.23782\examples\GD32F3x0\examples 有PWM的例子工程，想迁移到工程里面用。想通过实验，来确定设置确定频率和占空比的方波，开始PWM, 调整占空比，停止PWM 这些知识点 应该怎么编程。和时序相关的操作，如果不用示波器实际看看，心里真没底，不知道弄得对不对。其实就是官方根据特定开发板给出的例程，如果不拿对应的官方开发板跑起来 + 用示波器实际确认一下波形，也不能肯定官方例程就是对的（只能选择信任官方的例程）。
2024-08-30 23:45:38
1487
原创 debian12 - 修改SSH端口连接回包
和同学讨论问题。他说，用telnet去连接SSH端口，回包内容能看出系统版本和SSH版本。用原装的debian12 + win10上的telnet连接了一下，确实如此。SSH-2.0-OpenSSH_9.2p1 Debian-2+deb12u1 // 这个连接时发送给客户段的信息有点敏感。// 光标停在上一行首，不停闪烁// 自己主动按下回车键，断开连接。遗失对主机的连接。
2024-08-27 23:50:46
691
原创 debian12 - rsyslog的安装/配置/使用
以前在debian7.5中用syslog可以。现在准备在debian12虚拟机中做个rsyslog的实验，看syslog还能用不？试了一下，可以的。官方文档 - https://www.rsyslog.com/doc/installation/index.html官方文档对新手没大用。实现main.cppmy_syslog.hmy_syslog.cppMakefileMakefile的准备工作先在Makefile同级目录建立2个子目录用NotePad3将Makefile的换行改
2024-08-27 11:02:18
622
原创 debian12 - systemctl 根据状态值判断服务启动成功的依据
和同学讨论问题，说到服务的运行状态。拿ssh服务为例。查询ssh服务状态他认为，只有 active(running)的状态，才说明服务被正常启动了。我认为，只要服务干活了，就说明服务被启动了。e.g. 已经监听了端口，那服务没退，进程还在，就说明服务已经启动了。
2024-08-26 15:09:25
797
原创 debian12 - install and config telnet
前面实验，在xinetd中指定telnet服务，查看状态时，看到telnet服务bind失败。直接从其他计算机来连telnet又是正常的，说明telnet服务已经启动起来了。想确定一下，telnet服务是谁启动的。
2024-08-26 12:19:23
252
原创 debian12 - openssh-9.6.P1的编译安装(真机 - 联想G480)
以前做了一个实验debian12 - openssh-9.6.P1的编译安装, 是在vmware16虚拟机上做的。和同学讨论问题，他那做不通，最后用telnet连不上debain12.和他实验环境的差别，我用的虚拟机，他用的真机。那我也用真机做个实验，看看和虚拟机有啥区别。开始用得峰(Deffad)A17G本本做实验(得峰(Deffad)A17G本本 - 安装debian12发现安装完，不嫩正常使用debian12. 有好多命令都会在后台挂住，执行不完。
2024-08-25 23:05:32
1026
原创 得峰(Deffad)A17G本本 - 安装debian12
和同学讨论问题，想在真机上装debian12, 然后升级openssl3.2和openssh.因为是纯实验，不想在正常用的计算机上弄，动静太大，容易搞出事情来。琢磨了一下，手头现有的计算机，到底用哪台真机做实验最合适。看到2019年买的专门做实验用的 得峰(Deffad)A17G, 当时买A17G, 就是为了纯做实验用的。出了啥问题都不心疼。当时(2019-02-20)买的时候，715元。不是二手的，就是新机。当时想着，这配置，装linux是没问题的。
2024-08-24 17:46:18
1069
原创 GD - EmbeddedBuilder - 用DMA进行串口发送接收，支持接收不定长包
看了EmbeddedBuilder_v1.4.1.23782自带的官方例子工程，将串口的发送接收的DMA操作摘出来，做了个实验，细节都弄清楚了。官方给的demo只演示一个知识点，演示的比较简单，如果自己不参照官方demo做个实验，细节不清楚。有些细节，官方demo也没提到。(e.g. 如何正确判断串口DMA发送完成?看官方demo, 只能看到，进了DMA发送完成回调，就算发送完成了。
2024-08-21 22:28:46
921
原创 debug - 串口助手 - 如果不勾选RTS/DTR， 不能正常收发
在调试板子上的485通讯，就一块实验板，先试试和上位机通讯。硬件连接如下：板子MCU(UART0_TX, UART0_RX, EN_485) => SP3485 => 485A/485B接口 + 485转232 => 本本USB串口通讯用的485电路是常用电路，不存在错的可能，即使错了一点，也只涉及到保护部分，也不影响通讯。本本上运行的sscom5.13.1，以前用过，好使的。这次怎么实验都不好使，从本本上的串口助手给板子发东西，收不到。
2024-08-20 18:21:16
922
原创 GD - EmbeddedBuilder - AHT20 read
采用GD的MCU, 在用EmbeddedBuilder框架生成的HAL库工程中, 在实验读取AHT20的数据。AHT20官方给的例子是用GPIO模拟IIC. 将GPIO操作改成 GD HAL库的函数，us延时换成自己实现的。开始实验，出现AHT20没有回答的问题。估计是时序延时不够。us延时是我根据当前时钟树现算出来的，估计精度差点，将时序延时需要的us数加倍，正常读取。AH20官方文档说通讯速率为10K~100K, 这是标准IIC的速度。
2024-08-18 17:01:04
817
原创 cadence SPB17.4 - 从第三方导入封装后，最好看一下通孔焊盘的阻焊层, 防止焊盘一面被盖油
从第三方导入封装库到cadence SPB17.4后，导出cadence格式的封装库。做回的打样板的通孔焊盘，有一面被盖油了。这种情况已经发现2次了。因为是白嫖过来的封装，错了也没啥说的，只能怪自己太幼稚。
2024-08-17 18:47:03
249
原创 cadence SPB17.4 - 隐藏group的边框
原理图中有拷贝出来的子电路，这样就可以用布局复用了。但是布局服用后，每个复用的布局或group都有一个碍眼的边框，想隐藏掉，而不是删掉。这样后续还可以改变该子电路的位置和角度。
2024-08-17 15:59:53
322
原创 cadence SPB17.4 - 按照原理图页号来放置元件
在空PCB上载入网表，首次放置元件时，选择快速放置。总是不能将相关的子电路的元件放到一堆。导致按照子原理图选择元件时，元件不在一起，还得手工将元件放在一起，再移动到需要的地方。今天看了一下快速放置元件的选项，有按照原理图页号进行方式的选项，这就方便多了。
2024-08-17 14:18:26
363
原创 cadence - SPB17.4 - WARNING(ORCAP-1594): The off-page connector does not have any wire connected.
在画测试板，在原理图中，做了几个相同的子电路，都是画好一个，剩下的拷贝改位号和网络。DRC时，能勾的选项都勾上了。报错点如下：这个网络是将VCC连接到插座上。观察了一下，好像是离线链接符和线之间没有引出线。那么尝试将VCC的离线链接符拉远一点，让离线连接符和线之间有引线，试试。改为如下，可以看出VCC3V3_LED4的离线连接符离VCC3V3_LED4的线有距离了，3条线相交的地方有连接点了。再次DRC, 通过。
2024-08-16 19:50:44
328
原创 GD - EmbeddedBuilder_v1.4.1.23782工程中的gdc名称必须和工程名称一致
在看EmbeddedBuilder_v1.4.1.23782自带的demo工程。看到 D:\EmbeddedBuilder_v1.4.1.23782\examples\GD32F3x0\examples\EXTI\EXTI_Key_external_interrupt_mode发现双击.gdc无法打开，报错。打不开.gdc的图形化UI, 导致后续无法生成代码，也就不能编译工程, 单步调试和比对图形化配置了。那下面就没办法好好的玩了。
2024-08-15 16:15:13
356
原创 GD - EmbeddedBuilder - error: expected ‘；‘, identifier or ‘(‘ before ‘_Bool‘
由.gdc产生代码，编译工程ok.在main.c中随便定义一个bool变量按照普通的C写法，就是忘了包含头文件。加上头文件试试。// ok编译成功一般系统头文件都包含在.c入口处。尝试将 #include 移动到.c最上面。报错了，根据报错，可以看出是 gd32f3x0.h 中对 bool类型有了新定义。//!那试试，如果要包含stdbool.h, 放在gd32f3x0_hal.h后面如何?// ok。
2024-08-15 12:31:59
369
原创 GD - Embedded Builder工程中实现us延时
用GPIO模拟时序操作时，需要us级别延时。us级别延时使用NOP实现的， 在HAL库中调用的是__NOP(), GD的库里面有这个函数。但是不同的工程，不同的时钟树，如果要想准确的实现us延时，那么都需要调整NOP执行的个数。这个有点不方便。封装了校验函数，加了断言，调整几次就可以调整到算是精确的us级别延时。
2024-08-13 22:15:04
244
原创 EmbeddedBuilder_v1.4.1.23782 - 在工程中添加自己的C实现文件
用EmbeddedBuilder产生工程代码后，可以在 user code [x] begin 和 user code [x] end 标记之间填写自己的实现。不过如果想代码重用，这样搞不太好。想添加自己的库实现(.h, .c)，换了新工程后，只需要将库实现包含进来，在EmbeddedBuilder产生的代码中包含自己库的头文件，然后在需要的地方调用自己的库函数，这样维护性和重用性好很多。试了试，可以的。
2024-08-13 14:29:59
1012
原创 EmbeddedBuilder 修改设置
在用 EmbeddedBuilder_v1.4.1.23782编辑器的字体太小了，看得好难受。也不能动态调整字体。只能去设置字体因为EmbeddedBuilder是基于Eclipse的IDE, 设置字体的方法和Eclipse一样。
2024-08-13 13:19:45
168
原创 GD - GD32350R_EVAL开箱 + Embedded Builder 单步调试
弄了一块GD32350R_EVAL，用来学习 EmbeddedBuilder_v1.4.1.23782 中基于 Embedded Builder IDE 的例子工程。遇到点问题将GD-Link-V2和板子接好，用GD_Link_Programmer_v4.9.2.21966实验，可以从GD32350R_EVAL中的MCU读到全部数据。证明连接没问题。但是打开例程，在Embedded Builder中却无法调试。看看官方文档，看看怎么配置调试选项？
2024-08-08 17:43:08
1111
原创 openpnp - loc_*.png是没用的临时文件
前一段时间将X轴的固定螺母动了，让X轴运动更顺滑些。不得已，对openpnp设备重新进行了标定。到底部相机高级矫正完成后，正常退出，备份了.openpnp2目录。观察了一下，一共1.9GB, 大部分占用是loc_.png, 在 .openpnp2\org.openpnp.machine.reference.solutions.VisionSolutions 目录中。打开看了一下，这些loc_.png都是标定过程中用的中间文件，正常贴片时用不到。
2024-08-03 19:01:17
447
原创 cadence SPB17.4 - allegro - 设置不同网络之间的距离规则
插座进来的管脚，可能带来高压（有可能用户接错，或者出现浪涌，或者做ESD静电测试）。想将从插座进来的引脚和铺地之间拉开一些安全距离。看了前排同学的笔记(基于SPB16.6), 在SPB17.4上操作也一样。大概率会忘了，记录一下。
2024-07-29 14:50:51
793
原创 cadence SPB17.4 - allegro - DRC error “Line to SMD Pin Same Net Spaing“
铺铜前DRC正确。铺铜后，报错 = DRC error “Line to SMD Pin Same Net Spaing”
2024-07-28 19:34:32
498
原创 cadence SPB17.4 - allegro - DRC error “Line to Shape Same Net Spacing“
铺铜前DRC正确。铺铜后，DRC报错这个网络是GND, 铺铜的网络也是GND.按照道理来说，这是正确的。一条线穿过了同样网络的铜皮，这不正常么？以前，遇到这种DRC， 直接waive DRC. 不过 waive DRC 操作麻烦啊。想着能不能用规则来设置。
2024-07-28 19:21:31
460
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ResourceHack
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