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RSS订阅转载 [转]Verilog 对assign和always的一点理解
assign 用于描述组合逻辑always@(敏感事件列表) 用于描述时序逻辑敏感事件 上升沿 posedge，下降沿 negedge，或电平敏感事件列表中可以包含多个敏感事件，但不可以同时包括电平敏感事件和边沿敏感事件，也不可以同时包括同一个信号的上升沿和下降沿，这两个事件可以合并为一个电平敏感事件。在新的verilog2001中“，”和“or”都可以用来分割敏感事件了，可以用“
2009-12-28 10:08:00
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转载 [转]verilog 编程心得
1、进程误触发 最近在做NANDflash控制器，碰到一个进程误触发的问题，即从波形图上看，某些进程的触发条件并没有成立，但是实际在VCS仿真的时候，该进程却被触发了，进而导致控制器工作不正常，而这种不正常只有在用VCS仿真时才会发生，用modelsim做仿真时并没有发现该问题，甚是诡异。 查了很久，做了许多小试验，最后发现导致该问题的原因竟然是组合逻辑先赋值的代码风格。举例
2009-12-28 10:07:00
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空空如也
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