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随着FPGA(Field Programmable Gate Array)容量、功能以及可靠性的提高，其在现代数字通信系统中的应用日渐广泛。采用FPGA设计数字电路已经成为数字电路系统领域的主要设计方式之一。在信号的处理和整个系统的控制中，FPGA不但能大大缩减电路的体积，提高电路的稳定性，而且其先进的开发工具使整个系统的设计调试周期大大缩短。本文结合作者的经验和体会，指出FPGA设计中的一些难点

转自 http://yuqix.blog.51cto.com/979066/2148641：什么是同步逻辑和异步逻辑？（汉王）同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 答案应该与上面问题一致〔补充〕：同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入 x 有无变化，状态表中的每个状态都是稳定的。        异步时序逻辑电路的特点：电路中除可以

用do文件进行仿真真得很方便，比写testbench方便多了，采用do文件没有那么多信号定义，管理也比较方便. 1.运行仿真，在主窗口输入命令：vsim work.实体名2.为时钟信号添加驱动，输入命令：force clk 0 0,1 10 -r 20，将仿真时钟设为50MHz；(设时间单位为ns)3.打开波形窗口，输入命令：view wave4.为波形窗口添加信号，输入命令：

1、ERROR:HDLCompilers:246 - "*.v" line * Reference to vector reg * is not a legal net lvalue     ERROR:HDLCompilers:53 - "*.v" line * Illegal left hand side of continuous assign     错误原因：assign reg

1．配置电平和接口标准 　　Virtex-4、Virtex-5和Spartan-3系列器件增加和修改了一些与配置有关的专用引脚，这些专用引脚如下。　　(1)VCCAUX辅助电源：在Virtex-4、Virtex-5、Spartan-3及Spartan-3E器件中，Vccaux为2.5 V；在Spartan-3A及Spartan-3ADSP中，Vccaux可以是2.5 V或是3.3 V；在S

 DCM使用详解本文翻译自Using Digital Clock Managers (DCMs) in Spartan-3 FPGAs  DCM主要功能1. 分频倍频：DCM可以将输入时钟进行multiply或者divide，从而得到新的输出时钟。2. 去skew：DCM还可以消除clock的skew，所谓skew就是由于传输引起的同一时钟到达不同地点的延迟差。3. 相移：

1.Verilog-2001的由来      Verilog HDL 虽然得到了广泛应用，但是人们在应用过程中也发现了Verilog的不少缺陷。在2001年，OVI(Open Verilog Initiative)向IEEE提交了一个改善了用户觉得原始的Verilog－95标准缺陷的新的标准。这一扩展版本成为了IEEE1364-2001标准，也就是Verilog 2

格雷码计数器的Verilog描述一、格雷码介绍（转载）       在数字系统中只能识别0和1，各种数据要转换为二进制代码才能进行处理，格雷码是一种无权码，采用绝对编码方式，典型格雷码是一种具有反射特性和循环特性的单步自补码，它的循环、单步特性消除了随机取数时出现重大误差的可能，它的反射、自补特性使得求反非常方便。格雷码属于可靠性编码，是一种错误最小化的编码方式，因为，自然二进制码可以直接

关于FPGA设计的电路复用问题       首先：整个verilog中是以module为编写基本单元的，module不宜过大，目标是实现一些基本功能即可，module的层次不宜太深，一般3－5层即可，给module划分层次原则：实现最基本功能的为底层module，然后中层是调用这些基本module，实现大的功能，最高层是系统级模块，统筹各大块之间端口连接，时序关系等。   其次：是函数

一：基本Verilog中的变量有线网类型和寄存器类型。线网型变量综合成wire，而寄存器可能综合成WIRE，锁存器和触发器。二：verilog语句结构到门级的映射连续性赋值：assign连续性赋值语句逻辑结构上就是将等式右边的驱动左边的结点。因些连续性赋值的目标结点总是综合成由组合逻辑驱动的结点。Assign语句中的延时综合时都将忽视。 过程性赋值：过程性赋值只出现在always语

assign 用于描述组合逻辑always@(敏感事件列表) 用于描述时序逻辑敏感事件 上升沿 posedge，下降沿 negedge，或电平敏感事件列表中可以包含多个敏感事件，但不可以同时包括电平敏感事件和边沿敏感事件，也不可以同时包括同一个信号的上升沿和下降沿，这两个事件可以合并为一个电平敏感事件。在新的verilog2001中“，”和“or”都可以用来分割敏感事件了，可以用“

1、进程误触发   最近在做NANDflash控制器，碰到一个进程误触发的问题，即从波形图上看，某些进程的触发条件并没有成立，但是实际在VCS仿真的时候，该进程却被触发了，进而导致控制器工作不正常，而这种不正常只有在用VCS仿真时才会发生，用modelsim做仿真时并没有发现该问题，甚是诡异。    查了很久，做了许多小试验，最后发现导致该问题的原因竟然是组合逻辑先赋值的代码风格。举例

现来说说分频原理吧，原理通了，什么都好办了。 1. 偶数倍（2N）分频 使用一模N计数器模块即可实现，即每当模N计数器上升沿从0开始计数至N时，输出时钟进行翻转，同时给计数器一复位信号使之从0开始重新计数，以此循环即可。偶数倍分频原理示意图见图1。2. 奇数倍（2N+1）分频 （1）占空比为X/(2N+1)或（2N＋1-X）/（2N+1）分频，用模（2N＋1）计数器模块可以实现。取

1. 激励的产生对于testbench而言，端口应当和被测试的module一一对应。端口分为input,output和inout类型产生激励信号的时候，input对应的端口应当申明为reg,   output对应的端口申明为wire，inout端口比较特殊，下面专门讲解。1）直接赋值。一般用initial块给信号赋初值，initial块执行一次，always或者forever表示由事件激发反复执行

在FPGA设计中，有四种HDL的建模方式，主要有结构化描述方式、数据流描述方式、行为描述方式和混合设计描述：结构化描述方式：结构化的建模方式就是通过对电路结构的描述来建模，即通过对器件的调用（HDL概念为例化），并使用线网来连接各器件的描述方式。这里的器件包括Verilog HDL的内置门器件如与门and，异或门xor等，也可以是用户的一个设计。结构化的描述方式反映了一个设计的层次关系

FPGA实现信号延时的方法汇总：1、门延时数量级的延时（几个ns），可用逻辑门来完成，但告诉综合器不要将其优化掉（不精确，误差大，常常不被推荐）。比如用两个非门(用constraint 来告诉synthesizer 不要综合掉这些逻辑)。2、使用delay cell，lcell。3、采用更快的时钟，通过计数器来实现,对于比较小的延时,用两个DFF 级联就可以。4、用fifo 或ram 实现。5

<br />http://blog.ednchina.com/liu_xf/1908054/message.aspx<br /> <br />有人问，倒底是Altera的FPGA好，还是 Xilinx的FPGA好，其实这个问题还真不好怎么回答，两家都是全球最大的FPGA供应商，而且用量都很广。本人用过cyclone和spartan系列的FPGA，现就开发工具及开发流程对这两家FPGA进行对比。<br /><br />一、           开发工具<br />Altera的开发工具有Quartus II