vivado入门与提高
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魔亦有道
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vivado仿真设计流程
1. 建立工程2. 添加源文件,运用verilog HDL描述电路3. 综合,产生网表,直观的门级电路描述4.仿真 需要编写激励源一般模式:添加一个.v文件,编写模式module test_top;/*输入定义为reg类型,因为要在inital块内初始化,输出定义为wire接到输出*/reg in1 源文件的输入端;wire out1源文件的输出端;/* 调用top块,仿真*原创 2016-08-17 15:47:59 · 9560 阅读 · 1 评论 -
三、vivado硬件调试
复制前一节创建的vivado工程,到一个新的文件夹下,文件夹取名为vivado_debug. 打开工程,展开IP Integrator,右键Open Block Design,打开 .bd文件。 选择 axi_gpio_0_GPIO 接口,右键选择MAKE Debug。 该接线已被标记为调试: 用同样的方法把下图的两个接口线也调试。 保存工程,单击Run Synthesis原创 2016-07-20 08:52:48 · 6604 阅读 · 0 评论 -
vivado设计流程
vivado 是xilinx公司出的一款新型开发工具,与之前的ISE设计流程的区别就是它采用统一的数据模型。vivado设计流程分为三部分,输入、综合、实现输入可以为verilog /VHDL 的 .v文件和 .vhd 文件。 综合 用到第三方网表EDIF文件和 . xdc 的约束文件。 然后实现呢最重要的是 opt 、place、route Design。生成相应的.dcp 文件。就是图中红原创 2016-07-22 11:07:09 · 6321 阅读 · 1 评论 -
一、vivado中建立工程,创建zynq嵌入式系统
打开vivado,点击create New Project, 下边的建立子目录工程一定要勾选。点击下一步: 选择第一个,下方可选项不要勾选。点击下一步: 选择verilog语言,不添加文件,然后一直点击下一步:到了选板子的步骤,直接点击boards, 选择如图: 完成。 创建zynq嵌入式系统:创建一个block Design ,在Flow Navigator区域展开IP原创 2016-07-13 08:34:55 · 11757 阅读 · 4 评论