vivado设计流程

vivado 是xilinx公司出的一款新型开发工具，与之前的ISE设计流程的区别就是它采用统一的数据模型。

vivado设计流程分为三部分，输入、综合、实现

输入可以为verilog /VHDL 的 .v文件和 .vhd 文件。 综合 用到第三方网表EDIF文件和 . xdc 的约束文件。 然后实现呢最重要的是 opt 、place、route Design。生成相应的.dcp 文件。就是图中红色标识。最后会有一个实时性评估，生成比特流。

输入设计： 可以C或C++通过 HLS 转化。也可以是DSp和IP Integrator。 这些可以直接包装成 ip核，xilinx也有许多自己的ip核，所以说vivado设计都是围绕着ip核展开的。

约束部分 Design checkpoint

vivado 设计分为两种模式，一种界面模式。一种命令行模式。各有优缺点吧。尺有所长、寸有所短。src中存放源文件，ip中存放ip核，xdc中存放约束文件，sim中存放的是仿真文件。

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