FPGA
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weichushun
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Vivado 2020.1 HLS IP在BD模式无法生成问题
解决方法3:https://support.xilinx.com/s/article/70400?解决方法2:将系统时间改至2018年之前后编译--Y2K22补丁包,(4)synth_design 貌似没用,直接点图形界面综合更好。v_frmbuf_wr这个IP的example工程。折腾了一周整整,记录一下,希望对大家有用。各种找、各种操作,也问了FAE,都没搞定。最后看到如下博文的方法3,管用。解决方法1:路径过长,缩减路径。提示已经在了,不再添加。原创 2024-07-13 17:33:26 · 427 阅读 · 0 评论 -
如何将Xilinx SRIO控制器自环
【硬核】FPGA进阶之路( 二) 如何将Xilinx SRIO控制器自环-小风哥-电子技术应用-AET-中国科技核心期刊-最丰富的电子设计资源平台这里面有详细介绍,不再重复。将原来的12'h0(我用的是SRIO 4X)改为你想要配置的模式,如下图所示我这里将配置改成3’b010,即近端PMA子层自环。测试代码修改并仿真完毕,是否需要先将你的 srio_gen2 IP执行reset output products再generate output products,执行更新IP操作呢,答案是不需要。小风原创 2021-09-30 00:29:13 · 1120 阅读 · 0 评论 -
从RGB色转为灰度色算法(转)
http://www.cnblogs.com/carekee/articles/3629964.html从RGB色转为灰度色算法(转)一、基础 对于彩色转灰度,有一个很著名的心理学公式: Gray = R*0.299 + G*0.587 + B*0.114二、整数算法 而实际应用时,希望避免低速转载 2016-08-03 19:23:38 · 880 阅读 · 0 评论