【硬核】FPGA进阶之路( 二) 如何将Xilinx SRIO控制器自环-小风哥-电子技术应用-AET-中国科技核心期刊-最丰富的电子设计资源平台
这里面有详细介绍,不再重复。将原来的12'h0(我用的是SRIO 4X)改为你想要配置的模式,如下图所示我这里将配置改成3’b010,即近端PMA子层自环。
测试代码修改并仿真完毕,是否需要先将你的 srio_gen2 IP执行reset output products再generate output products,执行更新IP操作呢,答案是不需要。小风哥发现,再怎么修改synth下的.v文件,vivado也不会提示你 synthesis is out of date,这是你需要重新run synthesis和Implementation就可以了。synth文件夹下的文件本来就是执行综合用的。
---这个有前提条件的,下面要设置成global。或把对应的.DCP文件删除,才会重新编译。