Vivado 2020.1 HLS IP在BD模式无法生成问题

折腾了一周整整，记录一下，希望对大家有用。

各种找、各种操作，也问了FAE，都没搞定。

最后看到如下博文的方法3，管用。

vivado综合hls类ip核报错问题解决方案_vivado ip synth checkpoint mode-CSDN博客

报错描述 moudle “” not found 等，每个ip核3行
解决方法1：路径过长，缩减路径
解决方法2：将系统时间改至2018年之前后编译--Y2K22补丁包，

Widget (xilinx.com)https://support.xilinx.com/s/article/76960?language=en_US
解决方法3：https://support.xilinx.com/s/article/70400?language=en_US

70400 - Vivado IP Flows - Synthesizing a Block design in non-project mode fails with ERROR: [Synth 8-439] module '<hls IP submodule>' not found (xilinx.com)

本文章详细记录解决方法3的操作过程。

v_frmbuf_wr这个IP的example工程

（1）到工程目录

cd D:/waibao/TongJi_FPGA_ADAS/FPGA_PROs/vfb_ip/test/v_frmbuf_wr_0_ex

（2）read_bd ex_synth.bd

read_bd v_frmbuf_wr_0_ex.srcs/sources_1/bd/ex_synth/ex_synth.bd

提示已经在了，不再添加。

（3）

set_property synth_checkpoint_mode None [get_files ex_synth.bd]
generate_target -force all [get_files ex_synth.bd]
compile_c [get_ips ex_synth_v_frmbuf_wr_0_0]
compile_c [get_ips ex_synth_v_frmbuf_rd_0_0]

（4）synth_design  貌似没用，直接点图形界面综合更好。