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原创 有关testbench编写
有关testbench编写有关利用VHDL写testbench详见《VHDL写TESTBENCH.pdf》一文。操作流程:首先先编写被测试文件测试文件然后编写testbench ⑴.执行File->New->Source->verilog,或者直接点击工具栏上的新建图标,会出现一个verilog文档编辑页面,在此文档内设计者
2010-04-30 11:11:00 2177 1
原创 Modelsim 日志(2)
2010-4-21有关在modelsim添加atlera库问题,其实atlera的库有源文件在sim_lib下参照modelsim原来库线对其编译在自己建立的库中会生成这样的文件 自己的库文件 Ieee的库文件和ieee库中的文件一样即可以调用调用方式参照ieee的调用方式:举例说明:调用atlera库lpm_mult的IP核首先确定自己的新建的
2010-04-30 11:09:00 1223
原创 Modelsim 日志(1)
1. modelsim安装:已经下载6.1版本,可以破解。2. modelsim教程资料(在我上传的资料库里)3. modelsim的前仿真:首先先建立仿真波形文件调整好所有的信号变量的值以后保存为*.do文件。然后打开*.do文件添加需要输入激励的值。然后restartdo *.do run 100ns开始仿真。注意在重新仿真前要关闭仿真
2010-04-30 11:07:00 867
QuartusII中文用户教程
2010-03-19
空空如也
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