有关testbench编写
有关利用VHDL写testbench详见《VHDL写TESTBENCH.pdf》一文。
操作流程:
首先先编写被测试文件
测试文件 |
然后编写testbench
⑴.执行File->New->Source->verilog,或者直接点击工具栏上的新建图标,会出现一个verilog文档编辑页面,在此文档内设计者即可编辑测试台文件。需要说明的是在Quartus中许多不可综合的语句在此处都可以使用,而且testbench只是一个激励源产生文件,只要对输入波形进行定义以及显示一些必要信息即可,切记不要编的过于复杂,以免喧宾夺主。
⑵.Modelsim提供了很多Testbench模板,我们直接拿过来用可以减少工作量。点View->Source->Show Language Templates然后会出现一个加载工程,接着你会发现在刚才的文档编辑窗口左边出现了一个Language Templates窗口,见下图。
展开Verilog项,双击Creat Testbench会出现一个创建向导,见下图。
选择Specify Design Unit工作库下的目标文件,点Next,出现下面对话框:
可以指定Testbench的名称以及要编译到的库等,此处我们使用默认设置直接点Finish。这时在Testbench内会出现对目标文件的各个端口的定义还有调用函数。
接下来,设计者可以自己往Testbench内添加内容了,然后保存为.v格式即可。按照前面的方法把Testbench文件也编译到工作库中。
前面的方法是从网上载录的,VHDL的编写差不多。
Testbench的仿真:
编译后的testbench文件然后对testbench进行仿真
注意是对testbench文件仿真不是对被测文件仿真。