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接口逻辑设计

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之前写DDS那部分时,对于SPI接口琢磨了好久,当然了,首先想得到的状态机,控制DDS输出的数据送至后端DA。将整个数据传输过程分解成四个状态: IDLE、WR_START、WR_DATA、STOP,根据事件猝发每个状态的跳转,例如IDLE -> WR_START的跳转条件是out_en = 1,这种设计思想是最直接的,但有的时候时序调整很麻烦(比如多了或少了时钟周期),直到某天,看了ADI公司针对AD7960给的一个demo,有了下面的一种思路:

    数据传输一般是周期性的,我们可以根据数据传输的时序图和时序规格表(一般都可在器件手册上找到)计算好每个读写数据周期所需时钟数,然后通过一个时钟计数器来控制数据读写的过程,比如计数值为a时,使能,计数值为b时,写数据.....

   附录部分代码:

assign data_rd_rdy_o    = ((serial_read_done_s == 1'b1) && (adc_tcyc_cnt == 32'd4)) ? 1'b1 : 1'b0; 
assign cnv_s            = (adc_tcyc_cnt > 32'd17) ? 1'b1 : 1'b0;
assign tmsb_done_s      = (adc_tcyc_cnt == 32'd18) ? 1'b1 : 1'b0; //Last convert data MSB is valid
assign buffer_reset_s   = (adc_tcyc_cnt == 32'd2) ? 1'b1 : 1'b0;
assign data_out         = (data_rd_rdy_o == 1'b1) ? data_o : data_out;

// Update conversion timing counters 
always @(posedge m_clk_i) begin
    if(reset_n_i == 1'b0) adc_tcyc_cnt <= ADC_CYC_CNT; //19~0: 200ns
    else begin
        if(adc_tcyc_cnt != 32'd0) adc_tcyc_cnt <= adc_tcyc_cnt - 32'd1;
        else adc_tcyc_cnt <= ADC_CYC_CNT; 
    end
end 



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