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RSS订阅原创 TI_DSP_SRIO - package type(包格式)
SRIO Packets：The RapidIOdata stream consists of data fields pertaining to the logical layer, thetransport layer, and the physical layer.• The logical layer consists of the header (defining the typ
2014-06-30 20:14:40
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原创 TI_DSP_SRIO - DirectIO操作-基础知识
DirectIO: The SRIO DirectIO transfer class is similar to a memcopy transfer between two SRIO devices. One of the devices is the master that initiates the transfer. The second deviceis the slave th
2014-06-30 00:13:43
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原创 TI_DSP_SRIO - 两种SRIO操作模式
DSP SRIO协议的逻辑层定义了操作协议和相应的包格式。DSP上SRIO支持的逻辑层业务(数据发送方法)主要是直接IO/DMA（Direct IO/ Direct Memory Access）和消息传递（Message Passing）。•直接IO/DMA模式是最简单实用的传输方式，其前提是主设备知道被访问端的存储器映射。在这种模式下，主设备可以直接读写从设备的存储器。可以硬件直接实现。
2014-06-29 22:18:18
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原创 TI_DSP_SRIO - 概述
随着高性能嵌入式系统的不断发展，芯片间及板间互连对带宽、成本、灵活性及可靠性的要求越来越高，传统的互连方式，如处理器总线、PCI总线和以太网，都难以满足新的需求 ，而串行RapidIO是针对高性能嵌入式系统芯片间和板间互连而设计。SRIO是一个硬件公共的接口，软件参与的少，大部分由硬件实现，不同的设备遵守这个接口，不同的设备就可以互联。串行SRIO接口比较少，传输的距离长。可靠性高。SRIO支
2014-06-29 17:50:15
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原创 常见的CPU访问引起的内存保护问题为什么只用event_122上报 - 举例2
另一个例子，通过下面的log看，CPU在访问reserved的地址0x53611EFD，非法访问时该地址会在L1D内存控制器的L1DMPFSR寄存器中记录。** FATAL EXCEPTION Nid:0x1262 TYPE:EXTERNAL:[0xEA07A]CpuL1DMemoryProtectionFault Violated memory address(L1DMPFAR):0x536
2014-06-07 10:46:47
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原创 常见的CPU访问引起的内存保护问题为什么只用event_122上报 - 举例1
在代码维护中，发现一个指针的初始值是0，在没有走到正常分支处该指针是不会被赋值的，而在软件的启动阶段，恰恰该指针不会走到正常分支，所以在后面使用该指针的时候，并没有判断指针值是否为空，所以CPU使用空指针访问，就会出现问题，并在L1内存控制器中被检测到，通过event 122=0x7A上报。根据下图CPU通过空指针访问0x48的地址，是因为空指针指向一个结构体，在用指针去访问结构体中某个变量，
2014-06-07 10:37:03
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原创 常见的CPU访问引起的内存保护问题为什么只用event_122上报 - 2
对于TIC66x DSP，每个corePac的L1D内存（包括cache与SRAM）大小为32k字节。L1D内存控制器把32k字节的内存分为16个页，每页大小为2k字节，与之对应的是L1D内存控制器实现了16个寄存器（L1DMPPA16~31，见下图）用于一对一定义16个页的访问权限（设置是否允许当前CPU以及哪些外设访问和设置访问权限）。而在TI C66x DSP的corePac文档中有这一
2014-06-05 22:12:07
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原创 常见的CPU访问引起的内存保护问题为什么只用event_122上报 - 1
当CPU访问某个地址，会首先将访问请求发给L1D内存控制器，如果在L1D cache或L1D SRAM（CPU直接访问L1D内存）中命中，则L1D内存控制器就向CPU直接返回访问内存，如果没有命中则需要L2内存控制器请求…这样当CPU访问的地址是空地址（NULL）或者是DSP中reserved（DSP没有开放使用的内存地址）的地址，在L1D内存控制器中就会检测到CPU非法地址访问，就会通过L1
2014-06-05 21:22:23
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原创 Reserved space protection
Reserved space (invalid address) is protected against abnormal access. Reads from invalid address return garbage; writes to invalid address are blocked. Access to reserved space can generate exception
2014-06-04 13:39:42
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原创 TI C66x DSP 四种内存保护问题 -之- 针对CPU访问外存(DDR3 or MSM)时的内存保护问题 - 举例
在代码维护中遇到过这种问题，CPU访问了corePac的外部内存空间0x75510C55地址，即CPU向corePac的L2内存控制器发起了对该内存的访问，然后L2内存控制器将该请求发给corePac的XMC模块，XMC模块根据配置好的寄存器（即32bit虚拟地址到36位物理地址的映射与内存权限寄存器，每个大小为16M的内存段用一个寄存器设置，每个CPU均有同样的多个此种寄存器）检查该地址是否合法
2014-06-03 22:04:29
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lemoal-nvme-polling-vault-2017-final_0.pdf
2020-03-13
个人总结 - m25p80.c debug on Micron spi nor_flash.pdf
2017-09-04
空空如也
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