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原创 用大白话从底层理解FPGA——进位链CARRY4

理解在FPGA使用的加法减法,在FPGA底层中是如何实现,引出半加器、全加器概念,并理解FPGA中CARRY4的结构及功能

2024-01-14 21:47:33 1286

原创 用大白话从底层理解FPGA——触发器、锁存器

然而锁存器因为它没有时钟信号,不容易进行静态时序分析,对信号传输中很容易产生毛刺,因此在设计FPGA时,尽量不用锁存器。:一个触发器可以组成1bit寄存器,多个触发器级联可以组成一个多位寄存器,其作用就是一个小型存储器,用来暂存参与运算的数据和运算结构,一般有8bit寄存器,16bit寄存器,32bit寄存器。:锁存器是FPGA内部电平触发存储单元,注意它没有时钟信号,数据存储取决于使能信号,当锁存器EN有效时,输出才会随着数据输入发生变化,也就是锁存的过程。废话不多说,先列出看完这篇文章,能收获什么?

2024-01-14 19:16:17 511

原创 用大白话从底层理解FPGA——LUT

从底层理解FPGA中的LUT的作用,与门电路的区别,Verilog代码如何映射到FPGA底层LUT

2024-01-14 19:00:10 506 1

原创 Vivado关联Vscode编辑器的各种配置

2.在电脑搜索栏搜索“环境变量”,在系统变量中找到变量path双击,点击左侧的新建按钮,在下方输入框中输入Vivado的bin文件夹位置,这里的文件夹的位置要参考安装Vivado时的设置。4.打开vscode,打开拓展界面,点击verilog的setting,将Verilog的Linter更换成xvlog。举例说明:在verilog.json文件中粘贴如下代码,作用是:prefix代表,在开发中,我们输入Shixu,body中时序逻辑的代码模板会自动生成,大大减少开发的时间。如果依旧不行则重启电脑。

2023-05-30 18:18:04 6780 5

空空如也

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