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原创 FPGA Verilog关于联合仿真flag没有显示

output reg seg_en//使能信号,一直开着就ok。///将计数器的值设小 红色部分。

2023-08-05 18:18:33 67 1

原创 fpga位宽与时间

计算器换算二进制为0010_1111_1010_1111_0000_1000_0000。如果想要1s的计数器 位宽应该。晶振50MHz = 20ns。

2023-08-04 16:30:19 106 1

原创 经典边缘检测写法

beginif(!endelse beginendendendmodule。

2023-07-28 17:35:12 39 1

原创 FPGA新起点管教

BEEP(蜂鸣器) D12。

2023-07-26 17:32:34 39 1

原创 利用Modelsim仿真出现报错解决方法Error (suppressible): (vsim-3009)

程序没有报错,TestBench也没有报错。再次运行modelsim。在modelsim报错。

2023-07-25 18:23:19 905

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