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原创 FPGA Verilog关于联合仿真flag没有显示
output reg seg_en//使能信号,一直开着就ok。///将计数器的值设小 红色部分。
2023-08-05 18:18:33
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原创 fpga位宽与时间
计算器换算二进制为0010_1111_1010_1111_0000_1000_0000。如果想要1s的计数器 位宽应该。晶振50MHz = 20ns。
2023-08-04 16:30:19
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原创 利用Modelsim仿真出现报错解决方法Error (suppressible): (vsim-3009)
程序没有报错,TestBench也没有报错。再次运行modelsim。在modelsim报错。
2023-07-25 18:23:19
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空空如也
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