FPGA Verilog关于联合仿真flag没有显示

将

module data_gen 
#(
parameter CNT_MAX = 23'd100,//5000_000-1
parameter DATA_MAX = 20'd99
)

(
input clk,
input rst_n,
output reg [19:0]data,//999_999
output [5:0]    point,
output sign,
output reg seg_en//使能信号，一直开着就ok
);
///将计数器的值设小 红色部分