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原创 FPGA开发板只提供50MHz的系统时钟，现要求用Verilog设计一个分频器，得到1Hz的基准时钟信号Q，要求50%的占空比。 module div (clk,Q)；

1Hz的基准时钟信号Q,50%占空比

2024-11-06 19:16:45 390

原创 电磁场与电磁波精简笔记(pdf自取)

电磁场数学基础静电场恒定电场恒定磁场后面持续更新https://kdocs.cn/l/cqORrgJJx3gq。

2024-11-02 18:14:52 240

原创 4个4位二进制数求最大值(Verilog代码)

Modelsim仿真结果。

2024-10-26 19:04:59 493

原创 六进制同步计数器（循环码方式）Verilog代码

六进制同步计数器

2024-10-24 16:55:36 197

原创 串行二进制数每5位进行奇偶校验（同步时序）

串行二进制数每5位进行奇偶校验（同步时序）

2024-10-24 13:49:48 348

原创 格雷码二进制转换器(Verilog代码+仿真代码）

格雷码二进制转换器

2024-10-24 13:40:08 445

原创 按键抖动(Verilog)+模拟抖动测试代码

modelsim仿真结果。

2024-10-23 17:00:19 422

原创 7人投票表决器 Verilog+测试代码

modelsim仿真结果。

2024-10-20 14:22:04 473

原创 verilog 偶分频 50%

6分频 50%代码仿真结果。

2024-10-19 21:46:41 87

原创 quartus命名规则

顶层实体名称通常要与设计文件中的实体声明名称一致。建立工程后，我们可以将对应.v文件设计为顶层实体。在 Quartus 中，工程名称不一定要与顶层实体名称一致。

2024-10-19 18:42:59 157

原创 输入为有符号 8 位二进制数的补码程序(verilog)+测试代码

modelsim仿真结果。

2024-10-19 16:43:25 475

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