HDLBits中文版，标准参考答案 | 1 Getting Started | 启航篇

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这是望森的第 2 期分享

作者 | 望森
来源 | 望森FPGA
转载请联系授权（微信ID：wangsen094）

硬件描述语言 (HDL) 是用于 FPGA 设计的编程语言，也是 FPGA 工程师必须掌握的工具。

Verilog 的灵活性和易学性使其成为当前世界上最常用的硬件描述语言。

为了让FPGA学习及从业者快速入门并掌握Verilog，推荐大家使用HDLBits网站。

本篇文章包括HDLBits第一个部分“1 Getting Started”，话不多说，扬帆起航⛵️~

开始练习之前：

请打开网站：HDLBits官方网站，点击“Topic”栏下的“Getting Started”（如图1-1），点击“Getting Started”栏下的“Getting Started”（如图1-2），开始HDLBits练习吧！

图1 “Topic”栏下的“Getting Started”

图2 “Topic”栏下的“Getting Started”

1

Getting Started

欢迎来到 HDLBits！

在HDLBits设计电路的步骤：

1.在代码编辑框中编写 HDL（Verilog）代码；

2.单击“Submit”，通过 Altera Quartus 编译代码并生成电路；

3.通过自动的电路仿真，请你根据报错信息修改代码直至正确。

注：模块和端口的名称不能修改，否则会报错。

电路提交后可能的状态：

1.编译错误

2.编译成功，但模拟错误

3.编译与模拟成功，但与参考答案不同

4.成功！（Success! ）

题目：设计一个没有输入、有一个输出的电路；电路输出一直为高电平（或1）。

提示：“assign”是Verilog中的一个赋值语句，电路会将“=”右侧的值赋值给“=”左侧的值

参考答案：

module top_module( output one );
        
        assign one = 1'b1;
        
endmodule

结果显示：

当你提交代码并看到以下界面（图1-1），

恭喜你完成了第一个HDLBits练习！

图1-1 设计成功！

注：你可以在网页最下方点击“Output Zero”开始下一个练习。（如图1-2）

图1-2 开始下一个练习

2

Output Zero

题目：构建一个没有输入、一个输出output为常数 0 的电路。

提示：本题与上题方法类似。

参考答案：

module top_module ( output zero );
        
        assign zero = 1'b0;
        
endmodule

结果显示：

到这里你就完成了HDLBits第一个部分“1 Getting Started”所有题目的练习，继续坚持哦~

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