HarmonyOS鸿蒙最新数字后端——可制造性设计_数字design for manufacture，HarmonyOS鸿蒙设计模式面试

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随着集成电路制造工艺的不断复杂化，互连金属层的不断增加，以及工艺节点的不断降低，互连制造问题已成为制约纳米CMOS 工艺芯片生产制造成品率（Yield）的最大因素。一方面，工艺节点降低带来的工艺偏差，会产生越来越多的刻蚀错位，大大增加通孔失效的概率。另一方面，版图的密度效应问题会使金属在化学机械抛光过程中出现版图表面的高低起伏。倘若金属互连的通孔在制造过程出现这种现象，就很有可能造成层间金属互连失效，特别是进入深亚微
米时代后，铜互连技术的大量应用使互连线通孔失效的现象发生的越来越频繁。

3、天线效应

在芯片生产过程中，暴露的金属线或多晶硅(polysilicon)等导体，就像是一根根天线，会收集电荷导致电位升高。天线越长，收集的电荷也就越多，电压就越高。若这片导体碰巧只接了MOS 栅，那么高电压就可能把薄栅氧化层击穿，使电路失效，这种现象就是“天线效应(PAE)”。

随着半导体制造工艺的不断进步，等离子体Plasma 干法刻蚀技术因其各向异性、高的选择比等优点被广泛用来刻蚀金属与半导体材料。该方法通过使用放电产生的等离子体与刻蚀材料接触发生化学反应实现刻蚀过程。干法刻蚀方法的缺点是增加了半导体内部游离的等离子体电荷数目，这无疑会增加天线效应发生的概率。

4、随机颗粒缺陷

半导体制造工艺过程中许多工艺节点都会引入沾污而产生随机颗粒缺陷（Random Particle Defects）。如果在一条或两条较窄的互连线之间存在着随机颗粒缺陷，则可能造成互连线短路或断路，如图：

传统上，芯片制造厂商通过制定最小线宽、最小间距等设计规则避免随机性误差对良品率的影响。版图设计者只要遵守最小设计规则就可以减少由颗粒引起的电路短路或者开路现象。但随着集成电路进入超深亚微米时代，电路的特征尺寸在不断减小，而引起随机性误差的颗粒几何尺寸并没有随之变小，颗粒尺寸逐渐可以与特征尺寸相比拟，使得纳米级电路的成品率对随机误差更加敏感。

随机颗粒缺陷的位置可以通过关键区域（Critical Area）来进行描述，其良率Y可以由泊松等式来描述。

$Y=exp(-CA*DD)$

CA 表示关键区域面积，DD 表示工艺固有缺陷密度。

所谓关键区域，是指如果随机缺陷的中心落在这个范围内，就会发生电路故障（产量损失）的区域。

对于一个确定的版图来说，随机颗粒缺陷尺寸越大，则关键区域面积越大，芯片良率损失也会越大。通常关键区域CA 面积由版图设计者决定，工艺固有缺陷密度由代工厂决定。

5、版图图形密度

在深亚微米制造工艺中，化学机械抛光（CMP）技术被广泛应用于版图表面的平坦化，该技术通过抛光头与基片之间的化学反应与机械运动来实现基片表面的平坦化，但最终获得的图形表面平整度往往会受到版图图形密度影响。

CMP 是利用抛光液中化学添加剂的化学作用，首先与晶片表面材料进行化学反应，形成易去除的薄膜反应层，再通过抛光垫于晶片之间的研磨料的摩擦作用，去除前期形成的薄膜反应层，最后，通过抛光液的携带作用，将抛光去除的材料带离晶片表面，露出新生表面，进一步再反应再去除，重复进行以去除表面的粗糙部位，达到平坦化目的。

所谓版图图形密度，是指在化学机械抛光过程中，版图中图形小间距、高密度区域的抛光速度比大图形间距、小密度的区域快。由于小而孤立、凸出的图形在平坦化过程中要承受较
大压力，所以抛光速度较快；低处图形承受的压力相对较小，所以抛光速度较慢。

由于图形密度的差异，最终会造成版图图形的凹陷和侵蚀，如上图所示。如果在通孔平坦化时出现这种现象，将很可能出现金属互连线断路的现象。

二、可制造性设计流程

加入可制造性设计的后端实现流程如下图：

整个流程其实是针对CMOS 深亚微米出现的闩锁效应，天线效应效应、金属互连问题、版图随机缺陷及版图图形密度等可制造性问题，提了解决方案，并加入到传统流程中。

提及的物理实现单元可见数字后端——物理单元介绍

1、Tap 单元插入（Tap Cell Insertion）

在CMOS 工艺中通过插入Tap 单元来解决并预防闩锁效应，Tap 单元版图如图（a）所示。作为一类特殊的物理单元，阱连接单元（Well-Tap-Cell）是近年来在130nm 及以下更先进的物理设计中新增加的，它不存在任何逻辑功能与时序约束，主要用来限制电源（地）与衬底之间的电阻，减小闩锁效应发生的几率：通过Tap 单元将N well 连接至VDD，P 衬底连接至VSS，以电阻并连的方式降低N 阱寄生电阻RS、P 阱寄生电阻RW，从而降低寄生三极管的电流放大倍数，从而有效提高寄生SCR 网络抗闩锁的能力，如图（b）所示。