《电子技术基础（数字部分）》第 5 章锁存器和触发器-CSDN博客

④ S=R= 1
无论Q和Q原来是什么状态，S=R=1将强制Q=~Q=0，锁存器处在既非1，又非0的非定义状态。由于G1、G2两门的延迟时间总会有微小差别，若G1的延迟时间稍短，在S和R同时跳变到0时，Q端会先跳变为1，迫使~Q=0；反之，若G2延迟时间稍短，锁存器则进入0状态。所以，无法预知电路稳定在哪个状态。

为保证锁存器始终工作于定义状态，输入信号应遵守SR=0的约束条件，也就是说不允许S=R=1。

由上述分析可得基本SR锁存器的功能表，如表5.2.1所示。

图5.2.1(b)所示为基本SR锁存器的逻辑符号，S和R分别为置位端和复位端，Q和~Q为互补的两个输出端，其中~Q输出锁存器的非状态，所以用小圆圈示之。这样，仅从抽象的逻辑符号也可以理解基本SR锁存器各输入、输出信号之间的逻辑关系。

基本SR锁存器具有存储单元最基本的数据保持、置0和置1逻辑功能，因此，实际应用中可以作为存储单元。

基本SR锁存器的典型工作波形如图5.2.2所示。依照输入波形的变化划分时间段，在每个时间段中，由S、R的取值，对照功能表5.2.1，就可以确定Q和Q的状态。

例1：

（2）由与非门构成的基本SR锁存器——基本~S~R锁存器

（3）基本SR锁存器的应用

基本SR锁存器在数字电路或数字系统中都有应用。可以用于某些特定标志的设置，当某种预设逻辑条件具备时，电路可以通过S端将基本SR锁存器置1，标志预设事件已经发生。例如，用锁存器的输出端Q控制报警器，当发生意外时传感器产生一个高电平，即S=1使得Q=1接通报警器，报警器发出报警信号。此后即使传感器恢复到S=0状态，报警器仍然发出报警信号，直到手动置R=1使Q=0关闭报警器。

SR锁存器的另一个典型应用实例是消除机械开关抖动引起的输出电压反复跳变。

数字电路或数字系统中，输入的高、低电平常常由机械开关电路(例如按键、拨动开关、继电器等)产生。由于机械开关接通或断开瞬间的弹性震颤，触点会在短时间内多次接通和断开，出现如图5.2.5所示的“抖动”现象，使Vo的逻辑电平在0和1之间反复跳变，导致输出错误逻辑电平。机械开关触点震颤的延续时间因开关结构、几何形状和尺寸以及材料的差异而不同，从数毫秒到上百毫秒不等。在设计数字系统时，可以采用硬件方法(如本例)或软件方法来消除开关电路的抖动。

消除机械开关抖动现象的一种硬件电路如图5.2.6(a)所示。它利用基本SR锁存器的存储作用消除因开关触点振动引起的输出电压反复跳变现象，称为去抖动电路。图5.2.6(b)中横虚线上面是图5.2.6( a)所示电路中S和R端的波形，表示了单刀双掷开关S由B拨向A，然后又拨回B的过程。

初始时，开关S的动触点与B点接通，锁存器的状态为0。在开关S拨向A，动触点脱离B点瞬间产生的抖动，并不影响锁存器的状态。在动触点悬空瞬间，S=R=1，Q仍维持为0。当它第一次触碰A点时，便使S=0，Q端状态立即翻转为1。此后，即使触点抖动，使S端再次出现高、低电平的跳变，也不会改变Q=1的状态。由于电路是对称的，开关由A拨向B与前述的情况类似。于是得到Q端波形，如图5.2.6(b)中横虚线下面所示。可以看到，在开关每次变化时，锁存器只翻转一次，不存在抖动波形。图5.2.6(a)所示去抖动电路特别适用于需要对机械开关状态进行计数的场合，它可以避免开关触点抖动造成的误计数。

5.2.2 门控SR锁存器

（1）门控SR锁存器的逻辑功能

前面所讨论的基本SR锁存器的输出状态是由输入信号S或R直接控制的，当它们之一有效时，输出状态立刻变化。但实际应用中，希望输入信号在规定的时刻起作用。这时可以增加一个控制端。当控制端有效时，S或R才能影响输出状态。而当控制端无效时，即使S或R有效，输出状态也不改变。在基本SR锁存器输入端增加一对与门和一个控制端，就构成了门控SR锁存器，如图5.2.7( a)所示，其中E为控制端或使能端。

其功能如表5.2.3所示。若E=1时输入信号S=R=1，则Q=~Q=0，锁存器将处于非定义的逻辑状态。当E恢复为0时，由于Q3、Q4同时回到0，将不能确定锁存器的状态。因此，应用这种锁存器必须更严格地遵守SR=0的约束条件。

由于约束条件的限制，很少单独使用门控SR锁存器。但是，在许多中、大规模集成电路中，常用这种锁存器构成触发器或存储器。所以，SR锁存器仍是重要的基本逻辑单元。

图5.2.7(b)所示是门控SR锁存器的逻辑符号。其方框内用C1和 1R、1S表达内部逻辑之间的关联关系。C表示控制信号，其后缀标识序号“1"表示它对所有以“1”为前缀的输入信号起控制作用，即这里的1R、1S均受C1的控制。两个输出端Q和~Q与图5.2.1 (b)所示基E本SR锁存器的含义相同。

例1：

（2）用与非门构成的门控SR锁存器

前面介绍了在或非门交叉耦合的基础上实现门控SR锁存器，也可以用与非门构成门控SR锁存器，电路如图5.2.9所示。其功能表与表5.2.3的前面4行相同，最后一行的Q，和~Q均为1。由于该电路中增加的控制门是与非门，所以输入S、R与图5.2.7(a)的位置相反。

5.3 D锁存器

5.3.1 D锁存器的电路结构

与SR锁存器不同，D锁存器在工作中不存在非定义状态，因而得到广泛应用。目前，CMOS集成电路主要采用传输门控D锁存器和逻辑门控D锁存器两种电路结构形式，特别是前者电路结构简单、在芯片中占用面积小而更受青睐。

（1）传输门控D锁存器

在图5.1.1的双稳态电路中插入两个传输门TG1和 TG2，则可构成如图5.3.1(a)所示的传输门控D锁存器，图5.3.1(b)所示是它的逻辑符号——D输入端，Data（只有一个数据输入端），D锁存器就是指单一数据输入的锁存器。

E=1，Q^n+1=D，输出端Q随输入端信号D的变化而变化。

E=0，Q^n+1=Q^n，保持态仅靠E=0（SR锁存需要两个信号S=R=0）

当E=0时，图示电路与双稳态电路相同。由于G1、G2输入端存在的分布电容对逻辑电平有短暂的保持作用，所以在两个传输门状态转换瞬间并不影响电路的输出状态。

之后，电路将被锁定在E由1变0前瞬间D的状态，在E=0的条件下可保持锁存器状态不变，使1位二进制数据得以存储。

表5.3.1概括了D锁存器的功能。由于这种锁存器在E=1时Q端可跟随D端的逻辑状态变化，故又称为透明锁存器。

（2）逻辑门控D锁存器

图5.3.3所示为逻辑门控D锁存器的逻辑电路，它在门控SR锁存器的S和R输入端之间连接了一个非门G5，从而保证了SR=0的约束条件，消际了可能出现的非定义态。可仿照前述方法自行分析。并用表5.3.1来验证图5.3.3所示电路的逻辑功能。由于它的逻辑功能与传输门控D锁存器完全相同，所以逻辑符号亦相同。

例1：

5.3.2 D锁存器集成电路

5.3.3 D锁存器的动态特性

图5.3.6所示是D锁存器的时序图，对于传输门控和逻辑门控两种电路结构的D锁存器都是适用的，只是具体参数值有所差异。下面对各参数进行说明。

（1）平均传输延迟时间tpd

tpd是输出信号对输入信号的响应延迟时间，对于D锁存器则是指D信号和E信号共同作用后，Q(或~Q)端响应的延迟时间。——即D和E中离Q的变化近的那个的50%电平变化，到Q的50%电平变化的时间

图5.3.6中所示tpLH(D-Q)是输出Q从低电平到到高电平对D信号的延迟时间，tpHL(E-Q)则是Q从高电平到低电平对E信号的延迟时间。

根据不同的输入状态，还存在图中没有显示的tpHL(D-Q)和tpLH(E-Q)。对于CMOS集成电路，因为输出信号对各输入信号的延迟相差不多，有时统一以tpHL和tpLH表达，更经常的是取平均传输延迟时间：tpd=(tpLH+tpHL)/2。

（2）建立时间tSU

信号D的逻辑电平必须在使能信号E的有效电平结束之前建立起来，才能保证正确地锁存。tSU表示在E的有效电平结束前D信号保持稳定的最短时间。

（3）保持时间tH

在E的有效电平结束后，D信号不允许立即撤除，否则不能确保数据的锁存。tH表示在E的有效电平结束后D信号电平需要继续保持的最短时间

（4）脉冲宽度tw

为保证D信号正确传送到Q和~Q，要求E信号的脉冲宽度不小于tw。

上述tsu、tH和tw是对输入信号的时间要求。如果电路运行中达不到要求，则会分别出现如图5.3.7所示的情况，可能导致D锁存器不确定的逻辑输出。

5.4 D触发器

本节讨论另一种对脉冲边沿敏感的双稳态电路。如前所述，D锁存器在使能信号E为逻辑1期间更新状态，在图5.4.1(a)所示的波形图中以加粗部分表示这个敏感时段。图5.4.1(b)所示为低电平敏感，在低电平期间，它的输出会随输入信号变化。

而很多时序电路要求存储电路只对时钟信号的上升沿或下降沿敏感，而在其他时刻保持状态不变，例如6.5节中将要讨论的移位寄存器和计数器。这种对时钟脉冲边沿敏感的状态更新称为触发，具有触发工作特性的存储单元称为触发器。电路结构不同的触发器对时钟脉冲敏感的边沿可能不同，分为上升沿触发和下降沿触发。本书以 CP(clock pulse)命名上升沿触发的时钟信号，触发边沿如图5.4.1(c)波形中的箭头所示；以~CP命名下降沿触发的时钟信号，触发边沿如图5.4.1(d)中箭头所示。
目前应用的触发器电路结构主要有：主从触发器、维持阻塞触发器和利用传输延迟的触发器。

CMOS主从结构的D触发器在芯片上占用的面积最小，逻辑设计方法也较简单，在大规模CMOS集成电路，特别是可编程逻辑器件(如CPLD 、FPGA)和专用集成电路(ASIC)中得到普遍应用，因而在目前的工程实践中也会更多地面对这种D触发器。下面重点讨论CMOS主从D触发器。

5.4.1 主从D触发器

将两个如图5.3.1(a)所示D锁存器级联，便构成典型的CMOS主从D触发器，如图5.4.2(a)所示。图中左边的锁存器称为主锁存器，右边的称为从锁存器。主锁存器与从锁存器的使能信号相位相反，利用两个锁存器的交互锁存，可实现存储数据和输入信号之间的隔离。

主从D触发器工作过程分为以下两个节拍。

① 当时钟信号CP=0时，C=1，~C=0，使TG1导通，TG2断开，D端输入信号进入主锁存器，这时Q'跟随D端的状态变化，同时由于TG3断开，切断了从锁存器与主锁存器之间的联系，而TG4导通，便G3的输入端和G4的输出端经TG4连通，构成最基本的双稳态电路，使从锁存器维持原来的状态，即触发器的输出状态不变。

② 当CP由0跳变到1后，~C=0，C=1，使TG1断开，从而切断了D端与主锁存器的联系，同时TG2导通，将G1的输入端和G2的输出端连通，主锁存器锁存CP跳变前D端的数据。这时，TG3导通，TG4断开，~Q'端信号传送到Q端。

可见，从锁存器在工作中是跟随主锁存器的状态变化的，触发器因之冠名主从( master-slave)。它的状态转换发生在CP信号上升沿到来后的瞬间，输出状态由CP信号上升沿到达前瞬间的数据信号D所决定，从功能上考虑称为D触发器。如果以Q^n+1表示CP信号上升沿到达后触发器的状态，则D触发器的特性可以用下式来表达

该式称为D触发器的特性方程。它反映了触发器在时钟信号作用后的状态与此前输入信号D的关系。

上升沿触发的D触发器逻辑符号如图5.4.2(b)所示，方框内侧的“>”符号表示电路对CP信号的脉冲边沿敏感。如果是下降沿触发，则在CP输入端加一个小圆圈表示。

小逻辑系列的D触发器74LVC1G79的内部逻辑图就是在图5.4.2基础上，在Q端增加一个缓冲器构成的，其逻辑已达到最简。

5.4.2 具有清零和置数输入的主从D触发器

触发器在接通电源后，会随机进人0状态或1状态。在实际应用中，需要对触发器设置初始状态，进行清零或置数(也称预置)，因此，增加了清零和置数输入端。清零或置数有同步和异步之分。

异步是指当清零或置数端的信号有效时，可以立即将触发器置0或置1，而与CP信号和D输入信号无关，又称为直接清零或直接置数。

同步是指清零或置数端的信号在CP有效沿到来时才起作用。

为了在图5.4.2所示电路中引入直接置0端~RD和直接置1端~SD，将4个非门换成或非门，低电平有效的~RD或~SD经非门缓冲后，分别送入主锁存器和从触发器，如图5.4.3(a)所示。

当CP=1时，TG1 、TG4断开而TG2、TG3导通，或非门G1和G2构成基本SR主锁存器，~RD或~SD信号先将主锁存器的输出Q'和~Q'置0或置1，进而传送到Q和~Q端。

当CP=0时，TG3断开、TG4导通，或非门G1和G2构成基本SR从锁存器。~RD或~SD信号直接将从锁存器的输出置0或置1。

所以，无论CP=1或CP=0，~RD或~SD信号可以直接将触发器置0或置1，显然，~RD和~SD对触发器的状态有优先控制权。只有当~SD=~RD=1时，触发器才能被CP上升沿触发，按D端逻辑值更新状态。

具有清零和置数输入的D触发器逻辑符号如图5.4.3(b)所示，通过在输入端~RD或~SD增加一个小圆圈表示低电平有效。

D触发器的功能表如表5.4.1所示。表的上半部分是~SD、~RD与输出信号的关系。其中，当~SD和~RD均为低电平时，输出Q和~Q均为高电平，若~SD、~RD同时恢复高电平，则不能确定触发器此后的状态，因而仍然需要遵守~SD+~RD=1的约束条件。表5.4.1的下半部分是在~SD、~RD均为高电平时的动态功能表。符号“↑”表示CP脉冲上升沿触发，Q^n+1和~Q^n+1分别为CP脉冲上升沿到达后Q和~Q端的状态。

CMOS集成D触发器74HC/HCT74，是在图5.4.3所示电路的输入和输出端增加了缓冲电路，以提高电路的稳定性和驱动能力，并且将两个D触发器集成在一个芯片中，其逻辑符号如图5.4.4所示。两个D触发器之间相互独立，C1和C2分别关联控制着1D和2D。有些制造商的集成D触发器是用与非门取代图5.4.3(a)中的或非门构成。

例1：

5.4.3 具有使能控制的主从D触发器

在大规模集成电路中，许多触发器的CP接在同一个时钟源上，它们的状态更新是同步的，但有时希望时钟有效沿到来时，其中一些触发器的状态保持不变，因此需要增加一个使能控制输入EN。

若将EN和时钟源信号经过与门接入触发器的 CP，便可通过EN控制触发器是否被触发。但由于与门存在延迟，将导致与那些没有使能控制的触发器的状态更新不同步。因此，实际是通过数据选择器将使能端加到触发器的D输入端，如图5.4.6所示。

当EN=0时，触发器处于保持状态。当 EN=1时，触发器输出等于D。

5.4.4 其他结构的D触发器

5.4.5 D触发器的动态特性

上升沿触发的D触发器的的时序图如图5.4.8所示，它描述了D触发器的动态特性，反映了输出对时钟信号响应的延迟时间，以及对输入信号和时钟信号的定时要求。下面具体说明各参数的含义。

（1）传输延迟时间tpd

时钟脉冲CP上升沿至输出端新状态稳定建立起来的时间定义为D触发器的传输延迟时间。图5.4.8所示波形中, tpLH是输出Q从低电平到高电平的延迟时间，tpHL则是Q从高电平到低电平的延迟时间。应用中更多地采用它们的平均值，即平均传输延迟时间tpd=(tpLH+tpHL )/2。

（2）建立时间tsu

输人信号D在时钟信号CP有效沿到来之前必须保持稳定的最短时间称为建立时间tsu。由于输入信号D的变化会引起触发器内部电路逻辑电平的一系列变化，为保证相关电路建立起稳定的状态，以使触发器状态得到正确的转换，必须满足建立时间tsu的要求。

（3）保持时间tH

输人信号D在时钟信号CP有效沿到来之后必须保持稳定的最短时间称为保持时间tH，即在CP的有效沿之后，输入信号D仍需保持不变，才能保证将D可靠地传送到Q和~Q端。tsu和tH的值与集成电路制造工艺有关。由于技术的进步，已有多种触发器把保持时间几乎降到0。该特性在高速移位寄存器或计数器中是十分重要的。

（4）触发脉冲宽度tw

数据手册里规定了时钟脉冲宽度的最短时间tw，以保证内部门电路有足够的时间实现正确的翻转。

（5）最高时钟频率fcmax

触发器可靠工作时允许时钟脉冲频率达到的最大值fcmax= 1/Tcmin。因为CP无论在高电平还是在低电平期间，触发器内部都要完成一系列动作，存在一定的时间延迟，所以对CP最高工作频率有一个限制。

5.5 触发器的逻辑功能

在5.4节中介绍了两种不同结构的D触发器，本节将进一步讨论触发器的逻辑功能。我们将触发器在时钟触发沿到来之前的状态称为现态（Q^n），之后的状态称为次态（Q^n+1）。

所谓触发器的逻辑功能，是指以输入信号和现态为变量，以次态为函数的逻辑关系，可以用特性表、特性方程或状态转换图来描述这种关系。

按照逻辑功能的不同特点，通常将触发器分为D触发器、JK触发器、T触发器、SR触发器等几种不同类型。上升沿触发的各个触发器的逻辑符号如图5.5.1所示，方框内分别标明了时钟信号与各输入信号的控制关联。

需要指出的是，逻辑功能和电路结构是两个不同的概念。某一种逻辑功能的触发器可以用不同的电路结构来实现，如前述两种不同电路结构而功能完全相同的D触发器。同时，以某一种基本电路结构为基础，也可以构成不同逻辑功能的触发器，例如5.5.5节将要讨论的将D触发器转换为其他逻辑功能的触发器。在本节讨论触发器的逻辑功能时，可以暂时不考虑其内部的电路结构。

5.5.1 D触发器

（1）特性表

以输入信号和触发器的现态为变量，以次态为函数，描述它们之间逻辑关系的真值表称为触发器的特性表。

D触发器的特性表如表5.5.1所示，表中列出了触发器的输入信号D和现态Q^n在每种组合情况下对应的次态Q^n+1。

（2）特性方程

触发器的逻辑功能也可以用逻辑表达式来描述，称为触发器的特性方程。根据表5.5.1可以列出D触发器的特性方程：

（3）状态转换图

状态转换图是以图形方式描述触发器状态之间的转换及输入条件。

状态图三要素：二状态、箭头线条、触发条件。
注意：状态穷举、输入穷举。

根据D触发器的特性表可以画出状态转换图，如图5.5.2所示。

图中，每个状态以一个圆圈表示。箭头线表示状态转换方向，箭头线的起点为触发器的现态Q^n，箭头指向相应的次态Q^n+1，在箭头线旁边标明状态转换的输入变量取值，即输入信号D的逻辑值。分别用包围0和1的两个圆圈表示触发器的两个状态；4根箭头线分别对应特性表中的4行。

由特性表、特性方程或状态转换图均可看出：当D=0时，D触发器的下一状态将被置0(Q^n+1=0)；当D=1时，将被置1( Q^n+1=1)。在时钟脉冲的两个触发沿之间，触发器状态保持不变，即存储1位二进制数据。

5.5.2 JK触发器

JK触发器：JK是集成电路发明者Jack Kilby的缩写

（1）特性表

（2）特性方程

（3）状态转换图

JK触发器的状态转换图如图5.5.3所示，它可从表5.5.2导出。与D触发器状态转换图的差别是它有两个输入变量，所以每个状态应该有4个箭头输出，而且每根箭头线旁都标有两个逻辑值，分别为JK的值。可以注意到，在每一个转换方向上，J、K中总有一个是无关变量。

例如，表5.5.2的第5行和第7行，Q^n=0转换为Q^n+1=1，条件是J=1，而K既可以取0，也可以取1，故状态转换图中的转换条件以1×表示。所以，状态转换图中的4根方向线实际对应表中8行。

在所有逻辑类型的触发器中，JK触发器具有最强的逻辑功能，在外部JK信号控制下，它能执行保持、置0、置1和翻转四种操作，并可用简单的附加电路转换为其他功能的触发器。

从图5.5.4可以看出，在第1、2个CP脉冲作用期间，J、K均为1，每输入一个脉冲，Q端的状态就改变一次，即触发器翻转一次。触发器的这种工作状态称为计数状态：由触发器翻转的次数可以计算出时钟脉冲的个数。同时，Q端的方波频率是时钟脉冲频率的二分之一。若以CP(或CP)为输入信号，Q为输出信号，则一个触发器可作为二分频电路，两个触发器级联可获得四分频，其余类推。