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原创 FPGA产生PWM波形
2.两路输出信号,一路输出在计数器值大于(N/4-1)时输出高电平,否则输出低电平。一路输出在计数器值大于(N/4-1-死区时间)时输出低电平,否则输出高电平。1.设计一个计数器,进行加法运算,设定PWM信号周期为N,计数器到N/2-1后清零重新计数。产生一组带死区时间互补的PWM信号用来驱动IGBT全桥电路,频率5khz,死区时间2us。仿真文件中可以修改N的数值,使仿真时间更短。
2023-08-30 11:14:48 665 2
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