EDA技术与FPGA的分歧终端机设计仿真

• 系统逻辑电路图：
• 

 

• 系统设计过程

本设计为一个组合逻辑电路，输入A、B值，判定显示A、B的选择，输出有三种判定结果分别为平局（A=B），A胜利（A>B），B胜利（B>A）,本设计为一个数值比较器，对AB两个数值进行比较，以此来判定大小的逻辑电路。当高位不相等时候，无需再比较低位，两个数比较结果就是高位比较的结果。当高位相等时候，两个数比较结果由低位比较的结果决定，逻辑大小为10>01>00。

• 源代码

module stone(Y,A,B);

input[3:0]A;

input[3:0]B;

output[2:0]Y;

reg[2:0]Y;

always@(A or B)

begin

if(A>B)

Y <= 3'b001;

else if(A == B)

Y <= 3'b010;

else

Y <= 3'b100;

end

endmodule

• 仿真结果及说明