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RSS订阅原创 SV中的clocking时钟块
采样时发生竞争（delta cycle的存在），会导致采样数据错误。为了避免在RTL仿真中发生信号竞争的问题，建议通过非阻塞赋值或者特定的信号延迟来解决同步问题。这里我们介绍使用clocking时钟块来决定信号的驱动和采样的方式。delta cycle的存在问题在RTL仿真时，由于无法确定具体电路的延迟时间，默认情况下时钟驱动电路时会添加一个**无限最小的时间（delta cycle）**的延迟，这个延迟要比最小时间单位精度还要小(可以理解成远小于1ps）。由于各种可能性，clk与被采样数据之间如果只
2022-03-15 21:52:44
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原创 有关typedef的使用
typedef的使用在同一个文件中有好多的类，如果两个类之间都需要另一个类的句柄。，当编译器在处理第一类声明的过程中，编译器遇到对第二个类C2的句柄声明，此时对第二个类的引用还未定义，编译器这时会一个未定义的错误。下面展示一些 内联代码片。typedef class c2;class c1; c2 c;endclassclass c2; c1 c;endclass这时我们就可以使用typedef class的方式，将第二个类提前声明。此外，诸如 sequencer 中我们一般不做特别
2022-03-15 18:12:36
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原创 数字芯片验证周期
这里写自定义目录标题芯片的验证周期大致可以分为RTL0、RTL1、RTL2、RTL3、GLS和TO,下面阐述各时间节点veriifier所需要做的大致内容。阶段目标RTL0芯片框架和模式功能定义完成，指定验证的策略RTL1模块和子系统的功能信号定义完成，定制需要的存储模型RTL2完成所有模块的设计，以及80%以上的模块和子系统的验证，核心功能全部完成验证RTL3完成芯片系统的连线集成和验证，覆盖所有的功能验证点GLS完成门级网表的验证SUM回
2022-03-15 11:37:43
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空空如也
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