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原创 学习笔记-day1
Verilog实现一位全加器 1.输入可以连续写入,中间需要加‘,’;最后一个变量(一般是输出)不用加符号,括号最后是‘;’ 2.assign语法的使用:assign是赋值语句,用法:,还可以赋值多个变量,如:,其中变量的前者是进位,后者就是本位. eg: module demo001( input A,B,Ci, output F,Cj ); assign {Cj, F} = A + B + Ci; endmodule ...
2022-03-29 02:15:00
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空空如也
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