学习笔记-day1

Verilog实现一位全加器

1.输入可以连续写入，中间需要加‘，’；最后一个变量（一般是输出）不用加符号，括号最后是‘；’

2.assign语法的使用：assign是赋值语句,用法：，还可以赋值多个变量，如：,其中变量的前者是进位，后者就是本位.

eg:

module demo001(
	input A,B,Ci,
    output F,Cj
);
    assign {Cj, F} = A + B + Ci;
endmodule

 Verilog实现四位的二进制加法器

1.某个信号含有多个变量组合 ,这种情况命名应该为：.

2.这种变量的test输入集怎么表示

eg:

诸如此类，都是这样去赋值变量.

源代码:

module demo002(
		input [3:0]A,B,
		input C0,
		output [3:0]F,
		output C4
 );
 assign{C4,F}=A+B+C0;



endmodule