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RSS订阅原创 Uart 通过AXI总线传输回环验证
项目介绍该项目已经持续了一个半多月的时间，相对来说，本人第一下做这么大的项目（技术有限），从刚开始简单的Uart IP收发功能实现，到内部传输采用AXI-litte总线形式，RAM或FIFO存储器暂存数据，完成回环验证。总的来说学会了不少，当然代码有的不是本人一行一行敲得，大部分都是抄加改的，，，没办法，我这水平也写不出这么大的代码量。其中Xilinx官方Mater与Slave源码参考价值很大，...
2019-06-27 17:00:32
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原创 Uart Tx模块封装成AXI Master
模块介绍本模块Tx Master与之前介绍的Rx Maste类似，实现控制Ram Slave读数据到Tx Master，并在之后将数据传递给Tx模块输出。其中Rx模块由Uart_tx与speed_set构成，这里我们是将Tx模块封装成AXI总线形式。因为本模块只是实现将Ram数据读入到Tx中，所以Matser只是实现读控制，并没有写功能。Master中读Transaction中包含两个通道，分...
2019-06-27 15:43:03
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原创 Ram模块封装成AXI Slave
模块介绍前面介绍Rx AXI Master，本模块Ram将Rx接受数据进行暂存，并之后将数据传输到Tx模块中。本Ram模块封装成AXI Slave形式，对应地，Rx Master控制写transactions将数据传输到Ram。该Rx Master与Ram Slave之间的transactions是实现写功能，并没有读操作。同样的，之后将Ram数据读出来传输到Tx中，Tx Master控制读...
2019-06-27 15:16:03
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原创 Uart Rx模块封装成AXI Master
模块介绍之前已经介绍了Uart 收发模块，并将Rx与Tx模块连接来进行回环验证。其中Rx模块由Uart_rx与speed_set构成，这里我们将Rx模块封装成AXI总线形式，当成AXI Master写数据给Ram/FIFO Slave。本模快例化Rx模块，Rx模块将数据串转并输入到Mater的M_AXI_WDATA端口。因为本模块只是实现将Rx接受数据写入到Ram中，所以Matser只是实现写...
2019-06-27 14:13:17
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转载 双口FIFO与RAM
FIFO该部分转载自异步FIFO—Verilog实现与异步FIFO设计一、FIFO简介FIFO是英文First In First Out 的缩写，是一种先进先出的数据缓存器，它与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单，但缺点就是只能顺序写入数据，顺序的读出数据，其数据地址由内部读写指针自动加1完成，不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。用途1：...
2019-06-27 09:54:10
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原创 Uart串口收发回环验证
Uart串口收发回环验证接受模块发送模块波特率设置模块顶层模块TB本次所做的项目比较复杂（对我本人来讲），设计一个Uart IP核，在其基础，封装axi接口，使其成为面向AXI口的IP，再例化个microblaze作为主机，使microblaze与Uart之间通过AXI总线进行通信。具体模块图如下，包含主机microblaze，主接口模块，从接口模块，从机Uart。居中的图片: 本文首先介绍...
2019-06-05 10:27:45
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原创 Python脚本完成VCS文件的file_list到.prj文件的转化
Python脚本完成VCS文件的file_list到.prj文件的转化Python脚本功能介绍Python语法问题总结Python脚本功能介绍转眼间已经实习了一个多月了，想想我也是职场人士了，哈哈。介于现在所触及的知识信息杂乱繁多，所以本人决定写写博客来记录自己的学习过程，以及一些所做的项目总结。如果出现错误，希望大家多多指出，共同进步！废话不多说，首先介绍一下该Python脚本的功能。由于...
2019-03-29 14:39:34
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空空如也
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