脉冲触发器(又叫主从触发器)和边沿触发器的区别（三个周期波形图解惑）

最新推荐文章于 2024-08-14 11:23:48 发布
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分类专栏： 数字电子技术 文章标签： 触发器 数电
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以Jk触发器为例。

边沿JK触发器的电路结构及其波形图:

 

 脉冲JK触发器的结构及波形图：

可以看到，同一个控制逻辑不同触发方式会使输出逻辑不同。

边沿触发器仅根据上升或下降沿到来时刻的J和K的状态确定输出端Q的状态，而脉冲触发器还必须考察CLK=1时期主触发器的状态变化情况来确定Q。

像第二个周期中，K的一次跳变会被脉冲触发器检测到，并且在CLK下降沿时表现出来，相反的边沿触发器由于锁存所以不受影响。所以一般来说,边沿触发器比脉冲触发器抗干扰能力更强。

参考文献

阎石，《数字电子技术基础第六版》，清华大学出版社

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主从触发器和边沿触发器的特点
07-16
边沿触发器：只有在时钟脉冲CP上升沿或下降沿时刻接收输入信号，电路状态才发生翻转，而在CP的其它时间内，电路状态不会发生变化的触发器。 由于只在时钟上升沿或下降沿接收输入信号，因此提高了触发器的可靠性和抗干扰能力。且没有空翻现象。 主从触发器：由两个同步触发器级联而成，分别为主触发器和从触发器。特点是，两个同步触发器工作在CP的不同时段，因此，输入状态的变化不会直接影响主从触发器的输出。但是主从JK触发器存在一次翻转现象。触发器通常只能在 CP 下降沿时刻状态发生翻转，而在 CP 其它时刻保持状态不变。它虽然克服了空翻，但对输入信号仍有限制。
【数字电路】主从JK触发器 与 边沿JK触发器
m0_51689298的博客
05-13 2万+
目录一、引言二、基本结构2.1 主从触发器2.2 边沿触发器三、主从JK触发器的问题——Catching problem四、学习心得 一、引言 一直不明白主从JK触发器与边沿JK触发器的区别，不知道为什么要产生边沿JK触发器这样一个东西。主从触发器非门的那个巧妙一直蒙蔽了我的双眼，我一直觉得，有了那个非门，把主触发器和从触发器隔离开来，就实现了边沿触发。今天通过半个早上的专门对这一个主题的学习，我明白了。 二、基本结构 推荐观看：触发器（三） 对于主从JK触发器与边沿JK触发器的讲解在视频的大约第6~11分
SDRAM 介绍
最新发布
ToFPGA的博客
08-14 853
本文通过镁光 SDRAM 芯片（型号：MT48LC16M8A2TG）手册来学习 SDRAM 的工作原理。名称类型（对于 SDRAM）定义CLKInput时钟CKEInputCLK 时钟使能，高有效CS#Input片选信号，低有效Input命令信号，同 CS# 组成不同操作命令x4,x8: DQM;Input数据掩码，高有效BA[1:0]Inputbank 地址A[11:0]Input① 激活命令时，A[11:0] 作为行地址；
脉冲触发和边沿触发的区别（直观理解）
m0_51525427的博客
07-12 9824
共同点：边沿触发和脉冲触发都在CLK上升沿或下降沿到达的那一刻输出发生变化，但这个变化是由不同因素导致的 不同点：脉冲触发的“Q*”的值取决于边沿到达之前，输入第一次产生变化后的值。只是在边沿到的那一刻，变化才体现出来（秋后算账） 而边沿触发的“Q*”的改变，发生在CLK边沿到达的那一时间点对应的输入值，即我们所说的时间点采样 ps：为什么都在CLK边沿处才变化，不叫边沿触发呢？ 如何理解“触发”这个词？ 触发应该理解为，输出所产生变化归根到底是谁影响的，是谁触发了变化。 脉冲触发：...
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qq_38348090的博客
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电平触发 触发信号为有效电平（高或低）时，输入信号进入触发器电路，置触发器为相应状态。触发信号变为无效电平后，输入信号被封锁，触发器状态保持。 状态随有效信号全过程改变。 **触发器种类：**电平触发的SR 触发器、电平触发的D触发器 电平触发的动作特点： 只有当CLK变为有效电平时，触发器才能接受输入信号，并按照输入信号将触发器置成相应的状态。 在CLK=1的全部时间里S、R的变化...
如何区别边沿触发和脉冲触发
太白断水客
07-09 1万+
文从简单的RS触发器说起，逐渐加入时钟信号和“主从”的组合形式，尽量把两种触发方式的区别交代清楚。
脉冲触发器和边沿触发器的区别
ZKYQUQ的博客
04-05 3445
初看这张图可能会感到有些费解，可能不太理解脉冲触发和边沿触发之间的区别。这里我们可以以主从RS触发器和边沿D触发器为例子来分析两种触发方式的区别。 主从RS触发器 正边沿触发的边沿D触发器 针对主从RS触发器，当C=1时，主锁存器输出随输入S和R不断变化。如上图所示，假设主锁存器输入S为1，R为0，此时主锁存器输出Q被置位为1；当S变为0，R变为1，Q复位为0；当S和R都变为0，则Q保持不变为0。若此时C由1变为0，则从锁存器接收主锁存器的输出，整...
主从脉冲触发器和边沿触发器区别 一次翻转
cy413026的博客
02-13 1万+
比如D主从在C=1时，Q随D变，有可能一下就随D由1变成0了；而边沿触发要等到下一个边沿才可能变化。 还有JK主从触发器在时钟脉冲作用期间，J,K的变化可能引起主锁存器状态的变化，但只能改变一次。当Q=0时，只有J的变化可以使Qm变化,即由0变为1，且只能变化一次；当Q=1时，只有K变化才能使Qm发生变化，即由1变0，且也仅能一次。这种现象为主从触发器的一次翻转现象。 ...
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07-15
在画波形图时，要注意时钟信号CP的脉冲、J和K输入的逻辑电平，以及主从触发器的输出Qn和Qn+1的变化。JK触发器的特性是在时钟脉冲的触发沿，如果J和K均为高电平，则输出状态会翻转；如果其中一个为高电平另一个为低...
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07-15
对于JK触发器，波形图通常会显示时钟脉冲CP、输入信号J和K以及输出信号Q的波形。波形图可以清晰地展示在时钟信号的上升沿或下降沿时，输入信号如何影响输出信号的变化。例如，当时钟信号为下降沿触发时，如果J=1且K=...
单稳态触发器施密特触发器多器谐振荡等脉冲波形生成教程-综合文档
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本教程将深入探讨如何使用三种常见的电路组件——单稳态触发器、施密特触发器和多谐振荡器来生成各种脉冲波形。这些器件在数字逻辑、定时、计数、信号整形以及通信系统中广泛应用。 首先，单稳态触发器是一种能够...
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修改了以前网络上错误的vhdl代码，带有异步置位复位端的上升沿触发的JK触发器并附带仿真波形图
主从JK触发器电路结构和状态方程
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通常包括三个主要部分：主触发器（M），从触发器（S）以及控制信号输入部分。主触发器接收J和K的输入信号，并受到时钟信号的控制，而从触发器则在时钟信号的下一个边沿上更新其状态。这意味着主触发器的状态变化是...
脉冲触发器和边沿触发器的理解（移位寄存器采用边沿触发）
二进制模----细微行动改变影响世界
07-18 2496
根据电路图边沿触发器，是能在电平变化的的时刻，把当时的值传递到最终电路的输出。 脉冲触发器是在一个脉冲周期把有效的输入值传递到最终电路输出。 ...
电平触发，边沿触发，脉冲触发
h1580824951的专栏
01-05 7807
1.电平触发： 比如高电平触发，若输入发生变化，则当CLK为高电平时候输出才会跟随发生变化，低电平时候锁存 那么，为了有序传输数据，在CLK为高电平时候，输入不应该发生变化。抗干扰能力差 2.边沿触发： 比如上升沿触发，若输入发生变化，则只有发生CLK的上升沿时候输出才会跟随发生变化 3.脉冲触发： 输出在一个CLK周期只能发生一次变化，过程略复杂，容易受到干扰，不是实用触发器，这里不展开 参考：触发器的三种触发方式：电平触发、边沿触发、脉冲触发区别_AlinCC-pixel的博客-CSD
脉冲触发器(JK触发器)
普罗米修斯的博客
04-14 5万+
【 1. 一般脉冲触发器 】 电路结构 将边沿触发器的两个电平触发D触发器换成电平触发的SR触发器。 工作原理 即 上升沿： CLK由0→1时，CLK’由1→0， FF1由“锁存”→正常工作，FF2由正常工作→“锁存” Q1由锁存时的不变→可随S、R变化，Q保持不变 下降沿： CLK由1→0时，CLK’由0→1， FF1由正常工作→“锁存”，FF2由“锁存”→正常工作 Q...
数电Day06：主从触发器和边沿触发器，触发器的逻辑符号，时序波形
坚持硬核
03-12 1万+
#主从触发器和边沿触发器 首先，只要钟控信号为0，钟控触发器就是保持状态。 只有当钟控信号为1的时候，输入信号才能使得触发器发生置0，置1，反转等功能。 例如当钟控JK触发器jk均为1的时候是翻转功能，那么在钟控信号为1的时间段内，输出Q会不断的翻转翻转翻转再翻转。 这样就达不到我们精确控制电路状态的目的。 如何避免这种空翻现象呢？这就产生了主从触发器。 首先，主从触发器都是D触发...
脉冲触发、JK触发介绍——数电5.3节
fcxgfdjy的博客
03-27 1万+
脉冲触发脉冲触发JK触发器JK状态在时钟周期内不变JK状态在时钟周期内发生改变脉冲触发的动作特点 脉冲触发 在之前的电平触发结构中，存在以下问题： （1）结构简单，速度快。 （2）只要CP=1存在就可以翻转，所以容易造成空翻。 我们希望引入一种触发电路改善以上缺点。 下面讨论脉冲电路主要特点。 上述电路是脉冲触发SR 触发器的典型电路（ 以前也把这个电路称作主从SR触发器） 。FF1 和FF2 分别为主触发器和从触发器。 当CLK = 0 时， FF1保持原状态不变。（这里参见SR触发器） 在CLK
JK触发器波形图分析
weixin_48565270的博客
11-08 1万+
JK触发器的波形图分析 当我们一般在遇到做jk触发器的波形图分析这类题的时候本人有一些心得，希望可以帮助大家！！！ 一般的JK触发器分为两类一类是电平，另一类是边沿。而我们一般遇到的便大多是边沿类型。 像图1这种我来举一个例子。 首先我们可以看到它的clk端是没有小圆圈的，我们不妨可以理解成高电平输入。也就是说只有他在从0上升到1的时候电路才会产生影响。标记一下就是这样的！ 然后我们可以看到它的JK两端都连接的是高电平1。这里我们就要说一下JK触发器的状态表了如下，这个必须记住！！！ Qn代表的是现态，
边沿触发器与脉冲触发器的异同
12-12
边沿触发器和脉冲触发器都是数字电路中常用的触发器类型，它们的主要区别在于触发方式不同。 - 相同点：边沿触发器和脉冲触发器都是数字电路中的触发器，都可以用于存储和传输数字信号。 - 不同点：边沿触发器是在时钟信号的上升沿或下降沿触发的，而脉冲触发器是在时钟信号的电平发生变化时触发的。具体来说，脉冲触发器是在时钟信号的电平从低到高或从高到低的瞬间触发的，而边沿触发器是在时钟信号的电平从低到高或从高到低的瞬间触发的。 下面是一个主从RS触发器的例子，演示了边沿触发器和脉冲触发器的区别： ```python # 边沿触发器 CLK = 0 Q = 0 D = 1 while True: CLK = not CLK # 时钟信号每次取反 if CLK == 1: # 上升沿触发 Q = D print("边沿触发器输出：", Q) if Q == 1: # 当输出为1时，将输入D置为0 D = 0 # 脉冲触发器 CLK = 0 Q = 0 D = 1 while True: CLK = not CLK # 时钟信号每次取反 if CLK == 1: # 电平发生变化时触发 Q = D print("脉冲触发器输出：", Q) if Q == 1: # 当输出为1时，将输入D置为0 D = 0 ```
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