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原创 RTL仿真验证

注意：个人学习笔记，后续会进行修改完善，目前还在初步学习阶段。参考gitee上《从零开始写RISC-V处理器》。

2022-11-27 19:04:54 721 1

原创 中断模块详解-clint

注意：个人学习笔记，后续会进行修改完善，目前还在初步学习阶段。参考gitee上《从零开始写RISC-V处理器》。

2022-11-27 19:02:07 1007

原创 总线模块详解

注意：学习笔记，重点记录，后续会进行修改，参考《从零开始写RISC-V处理器》。

2022-11-27 18:44:22 844

原创 跳转和流水线暂停

注意：学习笔记，重点记录，后续会进行修改，参考《从零开始写RISC-V处理器》。

2022-11-27 18:33:32 615

转载 取指、译码、执行、访存、回写

注意：个人学习笔记要点记录，后续会完善更改，参考《从零开始写RISC-V处理器》。

2022-11-27 17:23:43 3655

原创 通用寄存器

注意：学习笔记，参考《从零开始写RISC-V处理器》。

2022-11-27 16:43:40 370

原创 PC寄存器

TinyRISC-V 处理器，PC寄存器。注意：个人学习笔记，参考​《从零开始写RISC-V处理器》

2022-11-25 21:29:49 326

原创 TinyRISC-V处理器设计 ch1 Introduction

注意：纯属个人学习笔记，初学者，后续会进行完善修改，参考gitee上《从零开始写RISC-V处理器》。

2022-11-25 21:07:11 703

原创 UVM Primer Ch3 SystemVerilog Interfaces and Bus Functional Models

我们迈向UVM的第一步是使用SystemVerilog接口模块化我们的Testbench。

2022-11-25 16:59:01 137

原创 UVM Primer Ch2 A Conventional Testbench for the TinyALU

这一章将从传统的SystemVerilog测试台开始，搭建一个简单的Testbench。

2022-11-24 16:14:19 207 1

原创 UVM Primer ch1 Introduction

UVM Primer学习笔记，将通过创建TinyALU的常规测试台来开始UVM之旅。

2022-11-24 10:19:36 160

COMSOL的产品手册
COMSOL 产品手册，详细请见文件夹

2022-07-20

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