同步时序逻辑与异步时序逻辑

同步时序逻辑是指表示状态的寄存器组的值只可能在唯一确定的触发条件发生时刻改变。只能

由时钟的正跳沿或负跳沿触发的状态机就是一例。always @(posedge clock) 就是一个同步时

序逻辑的触发条件, 表示由该 always 控制的 begin end 块中寄存器变量重新赋值的情形只有可

能在 clock 正跳沿发生。

异步时序逻辑是指触发条件由多个控制因素组成，任何一个因素的跳变都可以引起触发。记录状态的寄存器组其时钟输入端不是都连结在同一个时钟信号上。例如用一个触发器的输出连结到另一个触发器的时钟端去触发的就是异步时序逻辑。

异步时序逻辑中触发条件很随意，任何时刻都有可能发生，所以记录状态的寄存器组的输出在任何时刻都有可能发生变化。而同步时序逻辑中的触发输入至少可以维持一个时钟后才会发生第二次触发。这是一个非常重要的差别。可以利用这一个时钟的时间在下一次触发信号来到前，为电路状态的改变创造一个稳定可靠的条件。