UVM寄存器模型

为什么需要UVM寄存器模型

@啥是知乎–总结UVM中的寄存器模型
真实DUT里的任何IP都会有寄存器，这些IP都会有一组配置总线，通过配置总线配置IP里的寄存器来更改IP的行为。

若没有寄存器模型，怎么访问寄存器？

假设我们在reference model里需要读一个寄存器的值。
第一，我们需要在reference model里启动一个sequence，这个sequence会发送一个transaction给bus driver，把寄存器的读出来。
第二，我们需要把读出来的值传给reference model。
虽然只有两步，但如何在reference model里启动一个sequence，又如何把拿到的寄存器的值传给reference model都很难解决。
所以为了解决这个问题，UVM引进了寄存器模型。直接使用寄存器模型内置的函数完成寄存器的访问，像启动sequence及将结果返回这些事情，都会由寄存器模型来自动完成。

因此，UVM寄存器模型的本质就是重新定义了验证平台于DUT的寄存器接口，简化寄存器访问的流程。

如何定义一个最简单的寄存器模型（只有一个寄存器域的寄存器）

1.从uvm_reg类里派生出一个寄存器类

①定义②注册③域的整理④new⑤build（创建、配置域）

class ctrl_reg extends uvm_reg;
	`uvm_object_utils(ctrl_reg)
	rand uvm_reg_field prio_level;
	function new(string name == "ctrl_reg");
		super.new(name,32,UVM_NO_COVERAGE);
		//parameter:name,size,has_coverage
	endfunction
	virtual function build();
		prio_level== uvm_reg_field::type_id::create("prio_level");
		prio_level.configure(this, 2, 1, "RW", 0, 2'h3, 1, 1, 0