计算机的构成概述 --操作系统设计精髓与设计


一:计算机基本构成

计算机有四个主要的结构化部件:
  • 处理器(Processor):控制计算机的操作,执行数据处理功能。当只有一个处理器时,它通常指中央处理器(CPU)。
  • 内存(Main memory):存储数据和程序。此类存储器通常是易失性的,即当计算机关机时,存储器的内容会丢失。相对于此的是磁盘存储器,当计算机关机时,它的内容不会丢失,内存常也称为实存储器(real memory)或主存储器(primary memory)。
  • 输入/输出模块(I/O modules):在计算机和外部环境之间移动数据。外部环境由各种外部设备组成,包括辅助存储器设备(如硬盘)、通信设备和终端。
  • 系统总线(System bus):为处理器、内存和输入/输出模块间提供通信的设施。
处理器的一种功能是和存储器交换数据。为此,它通常使用两个内部(对处理器而言)寄存器:存储器地址寄存器(Memory Address Register,MAR),存储器地址寄存器用于确定下一次读/写的存储器地址;存储器缓冲寄存器(Memory Buffer Register,MBR),存储器缓冲寄存器用于存放要写入存储器的数据或者从存储器读取的数据。同理,输入输出地址寄存器(I/O Address Register,简称I/O AR或I/O地址寄存器)用于确定一个特定的输入/输出设备,输入/射出缓冲寄存器(I/O Buffer Register,简称I/O BR或I/O缓冲寄存器)用于在输入/输出模块间交换数据。
如图:
内存模块有一组单元组成,这些单元由顺序编号的地址定义。每个单元包含一个二进制数,可以解释为一个指令或数据。输入/输出模块在外部设备与处理器和存储器之间缠讼数据。输入/输出模块包含内存缓冲区,用于临时保存数据,直到它们被发出去。


二:

操作系统发展有三条主线:多道程序批处理擦操作、分时和实时事务系统。它们在时间安排和同步中产生的问题推动了进程概念的发展。
  • 多道程序设计是为了让处理器和I/O设备(包括存储设备)同时保持忙状态,以实现最大效率。其关键机制是:在响应表示I/O事务结束的信号时,操作系统将对内存中驻留的不同程序进行处理器切换。
  • 发展的第二条主线是通用的分时。其设计目标是能及时响应单个用户的要求,但是由于成本的原因,又要可以同时支持多个用户。由于用户反应时间相对比较慢,这两个目标是可以同时实现的。例如:一个典型用户平均需要每分钟2秒的处理事件,则可以有近30个这样的用户共享一个系统,并且感觉不到互相的干扰。当然,这一计算中,还必须考虑操作系统的开销因素。
  • 发展的第三条主线是实时事务处理系统。在这种情况下,很多用户都在对数据库进行查询或修改,例如航空公司的预订系统。事务处理系统和分时系统的主要差别在于前者局限于一个或几个应用,而分时系统的用户可以从事程序卡发、作业执行以及使用各种各样的应用程序。

早期开发多道程序和多用户交互系统使用的主要工具是终端。一个已定义事件的发生可以暂停任何作业的活动。处理器保存某些上下文,然后跳转到中断处理程序中,处理终端,然后恢复用户被中断的作业或者其他作业的处理。
但是这种类似于“手动”的方法很容易出错。一般产生错误有4个主要原因:
  • 不正确的同步:常常会出现这样的情况:一个例程必须挂起,等待系统中其他地方的某一事件。例如,一个程序启动了一个读I/O操作,再继续进行之前必须等到缓冲区有数据。在这种情况下,需要来自其他例程的一个信号,而设计不正确的信号机制可能导致信号丢失或者收到重复信号。
  • 失败的互斥:常常会出现多个用户或程序视图同时使用一个共享资源的情况。例如,两个用户可能试图同时编辑一个文件。如果不控制这种访问,就会发生错误。因此必须有某种互斥机制,以保证一次只允许一个例程对一部分数据执行事务处理。很难证明这类互斥机制的实现对所有可能的事件序列都是正确的。
  • 不确定的程序操作:一个特定的程序结果只依赖于改程序的输入,而并不依赖共享系统中其他程序的活动。但是,当程序共享内存并且处理器控制他们交错执行时,它们可能会因为重写相同的内存区域而发生不可预测的相互干扰。因此,程序调度顺序可能会影响某个特顶程序的输出结果
  • 死锁:很可能有两个或多个程序相互挂起等待。例如:两个程序可能都需要两个I/O设备执行一些操作(如从磁盘复制到磁带)。一个程序获得了一个设备的控制权,而另一个程序获得了另一个设备的控制权,它们都等待对方释放自己想要的资源。这样的死锁依赖于资源分配和释放的时机安排。
解决这些问题需要一种系统级的方法监控处理器中不同程序的执行。进程的概念为此提供了基础。进程可以视为由三部分组成:
  • 一段可执行的程序
  • 程序所需要的相关数据(变量、工作空间、缓冲区等)
  • 程序执行的上下文
最后一部分是根本。执行上下文(execution context)又称进程状态,使操作系统用来管理和控制进程所需的内部数据。这种内部信息和进程是分开的,因为操作系统信息不允许进程直接访问。上下文包括操作系统管理进程及处理器正确执行进程所需要的信息:包括各种处理器寄存器的内容,如程序计数器和数据寄存器,还包括操作系统使用的信息,如进程优先级及进程是否在等待特定I/O时间完成。

下图给出了一种进程管理的办法。两个进程A和B,存在于内存某些部分。也就是说, 给每个进程(包含程序、数据和上下文信息)分配一块存储器区域,并且在由操作系统建立和维护的进程表中进行记录。进程表包含记录每个进程的表象,表项内容包括指向包含进程的存储快地址的指针,还包括该进程的部分或全部执行上下文。执行上下文的其余部分放在别处,可能和进程自己保存在一起,通常也可能保存在内存中独立的一块区域中。
在上图中,进程索引寄存器表示进程B正在执行。以前执行的进程临时被中断,在A中断的同时,所有寄存器的内容被记录在它的执行上下文环境中,以后操作系统就可以执行进程切换,恢复进程A的执行。进程切换过程包括保存B的上下文和恢复A的上下文。挡在程序计数器中载入指向A的程序区域的值时,进程A自动恢复执行。


三:操作系统若干操作特征

CPU提供Dual-mode机制,实现OS自我保护。
系统调用:从用户态穿越到内核态。
1.以此区分系统在执行用户代码还是内核代码。
2.有些CPU带有特权指令,这些指令只能放在内核态执行
3.系统调用自动地从用户态切换至内核态,系统调用返回指令自动地从内核态切换至用户态。
程序中通常以API使用,而不是直接系统调用。



第一章 计算机系统概述 复习题: 1.1、 列出并简要地定义计算机的四个主要组成部分。 答:主存储器,存储数据和程序;算术逻辑单元,能处理二进制数据;控制单元,解读存储器中的指令并且使他们得到执行;输入/输出设备,由控制单元管理。 1.2、 定义处理器寄存器的两种主要类别。 答:用户可见寄存器:优先使用这些寄存器,可以使机器语言或者汇编语言的程序员减少对主存储器的访问次数。对高级语言而言,由优化编译器负责决定把哪些变量应该分配给主存储器。一些高级语言,如C语言,允许程序言建议编译器把哪些变量保存在寄存器中。 控制和状态寄存器:用以控制处理器的操作,且主要被具有特权的操作系统例程使用,以控制程序的执行。 1.3、 一般而言,一条机器指令能指定的四种不同操作是什么? 答:这些动作分为四类:处理器-寄存器:数据可以从处理器传送到存储器,或者从存储器传送到处理器。处理器-I/O:通过处理器和I/O模块间的数据传送,数据可以输出到外部设备,或者从外部设备输入数据。数据处理,处理器可以执行很多关于数据的算术操作或逻辑操作。控制:某些指令可以改变执行顺序。 1.4、 什么是中断? 答:中断:其他模块(I/O,存储器)中断处理器正常处理过程的机制。 1.5、 多中断的处理方式是什么? 答:处理多中断有两种方法。第一种方法是当正在处理一个中断时,禁止再发生中断。第二种方法是定义中断优先级,允许高优先级的中断打断低优先级的中断处理器的运行。 1.6、 内存层次的各个元素间的特征是什么? 答:存储器的三个重要特性是:价格,容量和访问时间。 1.7、 什么是高速缓冲存储器? 答:高速缓冲存储器是比主存小而快的存储器,用以协调主存跟处理器,作为最近储存地址的缓冲区。 1.8、 列出并简要地定义I/O操作的三种技术。 答:可编程I/O:当处理器正在执行程序并遇到与I/O相关的指令时,它给相应的I/O模块发布命令(用以执行这个指令);在进一步的动作之前,处理器处于繁忙的等待中,直到该操作已经完成。中断驱动I/O:当处理器正在执行程序并遇到与I/O相关的指令时,它给相应的I/O模块发布命令,并继续执行后续指令,直到后者完成,它将被I/O模块中断。如果它对于进程等待I/O的完成来说是不必要的,可能是由于后续指令处于相同的进程中。否则,此进程在中断之前将被挂起,其他工作将被执行。直接存储访问:DMA模块控制主存与I/O模块间的数据交换。处理器向DMA模块发送一个传送数据块的请求,(处理器)只有当整个数据块传送完毕后才会被中断。 1.9、 空间局部性和临时局部性间的区别是什么? 答:空间局部性是指最近被访问的元素的周围的元素在不久的将来可能会被访问。临时局部性(即时间局部性)是指最近被访问的元素在不久的将来可能会被再次访问。 1.10、 开发空间局部性和时间局部性的策略是什么? 答:空间局部性的开发是利用更大的缓冲块并且在存储器控制逻辑中加入预处理机制。时间局部性的开发是利用在高速缓冲存储器中保留最近使用的指令及数据,并且定义缓冲存储的优先级。 习题: 1.1、图1.3中的理想机器还有两条I/O指令: 0011 = 从I/O中载入AC 0111 = 把AC保存到I/O中 在这种情况下,12位地址标识一个特殊的外部设备。请给出以下程序的执行过程(按照图1.4的格式): 1. 从设备5中载入AC。 2. 加上存储器单元940的内容。 3. 把AC保存到设备6中。 假设从设备5中取到的下一个值为3940单元中的值为2。 答案:存储器(16进制内容):300:3005;301:5940;302:7006 步骤1:3005->IR;步骤2:3->AC 步骤3:5940->IR;步骤4:3+2=5->AC 步骤5:7006->IR:步骤6:AC->设备 6 1.2、本章中用6步来描述图1.4中的程序执行情况,请使用MAR和MBR扩充这个描述。 答案:1. a. PC中包含第一条指令的地址300,该指令的内容被送入MAR中。 b. 地址为300的指令的内容(值为十六进制数1940)被送入MBR,并且PC增1。这两个步骤是并行完成的。 c. MBR中的值被送入指令寄存器IR中。 2. a. 指令寄存器IR中的地址部分(940)被送入MAR中。 b. 地址940中的值被送入MBR中。 c. MBR中的值被送入AC中。 3. a. PC中的值(301)被送入MAR中。 b. 地址为301的指令的内容(值为十六进制数5941)被送入MBR,并且PC增1。 c. MBR中的值被送入指令寄存器IR中。 4. a. 指令寄存器IR中的地址部分(941)被送入MAR中。 b. 地址941中的值被送入MBR中。 c. AC中以前的内容和地址为941的存储单元中的内容相加,结果保存到AC中。 5. a. PC中的值(302)被送入MAR中。 b. 地址为302的指令的内容(值为十六进制数2941)被送入MBR,并且PC增1。 c. MBR中的值被送入指令寄存器IR中。 6. a. 指令寄存器IR中的地址部分(941)被送入MAR中。 b. AC中的值被送入MBR中。 c. MBR中的值被存储到地址为941的存储单元之中。 1.4、假设有一个微处理器产生一个16位的地址(例如,假设程序计数器和地址寄存器都是16位)并且具有一个16位的数据总线。 a.如果连接到一个16位存储器上,处理器能够直接访问的最大存储器地址空间为多少? b.如果连接到一个8位存储器上,处理器能够直接访问的最大存储器地址空间为多少? c.处理访问一个独立的I/O空间需要哪些结构特征? d.如果输入指令和输出指令可以表示8位I/O端口号,这个微处理器可以支持多少8位I/O端口? 答案:对于(a)和(b)两种情况,微处理器可以直接访问的最大存储器地址空间为216 = 64K bytes;唯一的区别是8位存储器每次访问传输1个字节,而16位存储器每次访问可以传输一个字节或者一个16位的字。对于(c)情况,特殊的输入和输出指令是必要的,这些指令的执行体会产生特殊的“I/O信号”(有别于“存储器信号”,这些信号由存储器类型指令的执行体产生);在最小状态下,一个附加的输出针脚将用来传输新的信号。对于(d)情况,它支持28 = 256个输入和28 = 256个输出字节端口和相同数目的16位I/O端口;在任一情况, 一个输入和一个输出端口之间的区别是通过被执行的输入输出指令所产生的不同信号来定义的。 1.5、考虑一个32位微处理器,它有一个16位外部数据总线,并由一个8MHz的输入时钟驱动。假设这个微处理器有一个总线周期,其最大持续时间等于4个输入时钟周期。请问该微处理器可以支持的最大数据传送速度为多少?外部数据总线增加到21位,或者外部时钟频率加倍,哪种措施可以更好地提高处理器性能?请叙述你的设想并解释原因。 答案:时钟周期=1/(8MHZ)=125ns 总线周期=4×125ns=500ns 每500ns传输2比特;因此传输速度=4MB/s 加倍频率可能意味着采用了新的芯片制造技术(假设每个指令都有相同的时钟周期数);加倍外部数据总线,在芯片数据总线驱动/锁存、总线控制逻辑的修改等方面手段广泛(或许更新)。在第一种方案中,内存芯片的速度要提高一倍(大约),而不能降低微处理器的速度;第二种方案中,内存的字长必须加倍,以便能发送/接受32位数量。 1.6、考虑一个计算机系统,它包含一个I/O模块,用以控制一台简单的键盘/打印机电传打字设备。CPU中包含下列寄存器,这些寄存器直接连接到系统总线上: INPR:输入寄存器,8位 OUTR:输出寄存器,8位 FGI:输入标记,1位 FGO:输出标记,1位 IEN:中断允许,1位 I/O模块控制从打字机中输入击键,并输出到打印机中去。打字机可以把一个字母数字符号编码成一个8位字,也可以把一个8位字解码成一个字母数字符号。当8位字从打字机进入输入寄存器时,输入标记被置位;当打印一个字时,输出标记被置位。 a. 描述CPU如何使用这4个寄存器实现与打字机间的输入/输出。 b. 描述通过使用IEN,如何提高执行效率? 答案:a.来源于打字机的输入储存在INPR中。只有当FGI=0时,INPR才会接收来自打字机的数据。当数据接收后,被储存在INPR里面,同时FGI置为1。CPU定期检查FGI。如果FGI=1,CPU将把INPR里面的内容传送至AC,并把FGI置为0。 当CPU需要传送数据到打字机时,它会检查FGO。如果FGO=0,CPU处于等待。如果FGO=1,CPU将把AC的内容传送至OUTER并把FGO置为0。当数字符号打印后,打字机将把FGI置为1。 b.(A)描述的过程非常浪费。速度远高于打字机的CPU必须反复不断的检查FGI和FGO。如果中断被使用,当打字机准备接收或者发送数据时,可以向CPU发出一个中断请求。IEN计数器可以由CPU设置(在程序员的控制下)。 1.7、实际上在所有包括DMA模块的系统中,DMA访问主存储器的优先级总是高于处理器访问主存储器的优先级。这是为什么? 答案:如果一个处理器在尝试着读或者写存储器时被挂起, 通常除了一点轻微的时间损耗之外没有任何危害。但是,DMA可能从或者向设备(例如磁盘或磁带)以数据流的方式接收或者传输数据并且这是不能被打断的。否则,如果DMA设备被挂起(拒绝继续访问主存),数据可能会丢失。 1.9、一台计算机包括一个CPU和一台I/O设备D,通过一条共享总线连接到主存储器M,数据总线的宽度为1个字。CPU每秒最多可执行106条指令,平均每条指令需要5个机器周期,其中3个周期需要使用存储器总线。存储器读/写操作使用1个机器周期。假设CPU正在连续不断地执行后台程序,并且需要保证95%的指令执行速度,但没有任何I/O指令。假设1个处理器周期等于1个总线周期,现在要在M和D之间传送大块数据。 a.若使用程序控制I/O,I/O每传送1个字需要CPU执行两条指令。请估计通过D的I/O数据传送的最大可能速度。 b.如果使用DMA传送,请估计传送速度。 答案:a.处理器只能分配5%的时间给I/O.所以最大的I/O指令传送速度是10e6×0.05=50000条指令/秒。因此I/O的传送速率是25000字/秒。 b.使用DMA控制时,可用的机器周期下的数量是 10e6(0.05×5+0.95×2)=2.15×10e6 如果我们假设DMA模块可以使用所有这些周期,并且忽略任何设置和状态检查时间,那么这个值就是最大的I/O传输速率。 1.10、考虑以下代码: for ( i = 0;i < 20;i++) for (j = 0;j < 10;j++) a[i] = a[i]*j a. 请举例说明代码中的空间局部性。 b. 请举例说明代码中的时间局部性。 答案:a.读取第二条指令是紧跟着读取第一条指令的。 b.在很短的间歇时间内, a[i]在循环内部被访问了十次。 1.11、请将附录1A中的式(1.1)和式(1.2)推广到n级存储器层次中。 答案:定义: Ci = 存储器层次i上每一位的存储单元平均花销 Si = 存储器层次i的规模大小 Ti = 存储器层次i上访问一个字所需时间 Hi = 一个字在不高于层次i的存储器上的概率 Bi = 把一个数据块从层次i+1的存储器上传输到层次i的存储器上所需时间 高速缓冲存储器作为是存储器层次1;主存为存储器层次2;针对所有的N层存储器层以此类推。有: Ts的引用更复杂,我们从概率论入手:所期望的值 ,由此我们可以写出: 我们需要清楚如果一个字在M1(缓存)中,那么对它的读取非常快。如果这个字在M2而不在M1中,那么数据块需要从M2传输到M1中,然后才能读取。因此,T2 = B1+T1 进一步,T3 = B2+T2 = B1+B2+T1 以此类推: 所以, 但是, 最后, 1.12、考虑一个存储器系统,它具有以下参数: Tc = 100 ns Cc = 0.01 分/位 Tm = 1200 ns Cm = 0.001 分/位 a.1MB的主存储器价格为多少? b.使用高速缓冲存储器技术,1MB的主存储器价格为多少? c.如果有效存取时间比高速缓冲存储器存取时间多10% ,命中率H为多少? 答案:a.价格 = Cm×8×106 = 8×103 ¢ = $80 b.价格 = Cc×8×106 = 8×104 ¢ = $800 c.由等式1.1知:1.1×T1 = T1+(1-H)T2 (0.1)(100) = (1-H)(1200) H=1190/1200 1.13、一台计算机包括包括高速缓冲存储器、主存储器和一个用做虚拟存储器的磁盘。如果要存取的字在高速缓冲存储器中,存取它需要20ns;如果该字在主存储器中而不在高速缓冲存储器中,把它载入高速缓冲存储器需要60ns(包括最初检查高速缓冲存储器的时间),然后再重新开始存取;如果该字不在主存储器中,从磁盘中取到内存需要12ms,接着复制到高速缓冲存储器中还需要60ns,再重新开始存取。高速缓冲存储器的命中率为0.9,主存储器的命中率为0.6,则该系统中存取一个字的平均存取时间是多少(单位为ns)? 答案:有三种情况需要考虑: 字所在的位置 概率 访问所需时间(ns) 在缓存中 0.9 20 不在缓存,在主存中 (0.1)(0.6)= 0.06 60+20 = 80 不在缓存也不在主存中 (0.1)(0.4)= 0.04 12ms+60+20 = 12,000,080 所以平均访问时间是: Avg = (0.9)(20) + (0.06)(80) + (0.04)(12000080) = 480026 ns 1.14、假设处理器使用一个栈来管理过程调用和返回。请问可以取消程序计数器而用栈指针代替吗? 答案:如果栈只用于保存返回地址。或者如果栈也用于传递参数,这种方案只有当栈作为传递参数的控制单元而非机器指令时才成立。这两种情况下可以取消程序计数器而用栈指针代替。在后者情况中,处理器同时需要一个参数和指向栈顶部的程序计数器。
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