H3110W0R1D的博客

原创 1 位十进制可逆计数、译码、显示电路设计

一、预备知识 建议在了解Verilog语言基础以及组合逻辑电路设计方法后进行学习。 由上述信息可知，我们需要定义四个变量，分别是clk，en，Q和codeout，对于初学者而言，我们还应当分辨哪些是输出变量，哪些是输入变量，同时数据类型也需要注意不要命名错误。 在本次实验中，按照功能，分为两个模块，因为本实验是层次化文件设计，故 module _xxxx_2_1(clk,en,q);//计数器 input clk,en; output reg[2:0] q;//输出三位寄存器q a.