一、预备知识
建议在了解Verilog语言基础以及时序逻辑电路设计方法后进行学习。
异步功能的优先级最高,其它的同步功能请自行设计,在预习中给出分析和设计思路说明。
2.引脚锁定
参考代码
module xxxx_(clk,clr,load,Q,CO);
input upd,clr,load,en,clk;//clr为清零信号,clk为时钟信号,
output reg[3:0] Q;
output reg CO;
always@(posedge clk,negedge clr)//异步清零
begin
//if(upd)
begin
if(!clr)//异步清零
Q<=0;
else if(load) //同步置数,load用来置数
Q<=load;
if(en)//同步使能
if(Q<9)
begin
Q<=Q+1;
CO<=0;
end
else
begin
Q<=0;
CO<=1;
end
end//正序计数
else
begin
Q<=4&#