高速SAR ADC 关键技术研究和实现（三）：DAC阵列的优化

最新推荐文章于 2024-05-15 07:00:46 发布

IC小白^_^

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目前，由于SAR逻辑越来越像数字化发展，比较器和开关电容阵列的功耗成为了SAR ADC功耗优化的核心问题。

前言

低功耗 SAR ADC 主要应用于中低精度(一般不超过10bit)、低速(采样率一般不超过1MS/s)的应用场合中。在这种精度和采样速度条件下，SAR ADC 内部的DAC的匹配精度在现今的制造工艺下一般可以比较容易地达到，所以不需要对ADC 进行额外的校准或者修调。SAR ADC 也不需要额外的模拟电路单元，其功耗便主要在开关状态的切换过程中由电容阵列所消耗。基于上述原因，对SAR ADC 的功耗的优化主要就通过改进电容阵列开关时序来实现。

单调开关时序

1.monotonic 开关时序

2010 年，台湾成功大学的C.C.Liu 等人提出了著名的monotonic 开关时序，并在0.13-μm CMOS 工艺下设计出一款10bit 50MS/s 的低功耗SAR ADC，Monotonic 开关时序的逐次逼近如图所示：

下面是我推导的原理：

该时序采样上极板采样技术，在采样阶段，所有电容的下级板全部接至参考源Vref。然后进入AD 转换阶段，由于采用了上极板采样，SAR ADC 能够在保持所有电容的开关状态不变的情况下直接进行比较，从而确定MSB。然后根据MSB 的结果，更新电容阵列的开关状态。例如，如果MSB=“1”,则将接至比较器同相端的电容阵列的MSB 电容从Vref 接至GND,而其他电容的连接状态保持不变。这样，将比较器同相端的电压降低1/2Vref，而比较器反相端的电压保持不变，为下一次比较作准备。反之，如果MSB=“0”,则将接至比较器反相端的电容阵列的MSB电容从Vref 接至GND, 而其他电容的连接状态保持不变。从而将比较器反相端的电压降低1/2Vref。以此类推，直至数字输出码从MSB到LSB 全部确定后，ADC 完成了一次转换。

2.monotonic 开关时序电容值确定

如果考虑电容存在失配的情况下，并且假设电容阵列中单位电容服从C0、方差为δ0 的正态分布，则电容阵列中各权重的电容可以表示为：

$C_{n}=2^{n-1}C_{0}+\delta _{n}$

其中，δn 为Cn 的电容失配值。如果n 个单位电容并联连接组成电容nC0，则并联总电容的失配的概率分布可以视作n 个失配满足同一正态分布的变量的相加后的概率分布。于是，可以得出:

$\delta _{n}=\sqrt{2^{n-1}}\delta _{0}$

以 3bit SAR ADC 为例，从monotonic 开关时序图可以看出，当数字输出码在“100”和“011”之间跳变时，将产生最大的DNL，对采用monotonic开关时序的N-bit 的SAR ADC 而言，在最大DNL 发生的时候，共有(2^N-2)个单位电容的端电压改变了Vref，可以得出最大DNL 的分布满足:

$\sigma \left ( DNL-MAX \right )=\frac{\sqrt{2^{N}}\delta _{0}}{2^{N-1}C_{0}}$

将LSB代入，得：

$\sigma \left ( DNL-MAX \right )=\frac{\sqrt{2^{N}}\delta _{0}}{C_{0}}LSB$

这样，根据需要的DNL分布和单位电容的失配可以确定电容值。

2.Vcm-based 开关时序

2010 年，澳门大学的Y. Zhu 等人提出了Vcm-based 开关时序，并应用该时序在90nm CMOS 工艺下设计出一款10bit 100MS/s 的低功耗SAR ADC。其结构如图所示：

为了抑制共模噪声的影响，SAR ADC 一般采取差分输入的结构。如果采用上极板采样，在采样阶段，所有电容的下级板全部接至Vcm(Vcm=½Vref)，上极板对输入信号进行采样。然后在转换阶段，由于采用了上极板采样，SAR ADC 能够在保持所有电容的开关状态不变的情况下直接进行比较，从而确定MSB。然后根据MSB 的结果，更新电容阵列的开关状态。例如，如果MSB=“1”,则将接至比较器同相端的电容阵列的MSB 电容从Vcm 接至GND,同时将接至比较器反相端的电容阵列的MSB 电容从Vcm 接至Vref，为下一次比较作准备。反之，如果MSB=“0”，则将接至比较器反相端的电容阵列的MSB 电容从Vcm 接至GND，同时将接至比较器同相端的电容阵列的MSB 电容从Vcm 接至Vref。以此类推，直至数字输出码从MSB 到LSB 全部确定后，ADC 完成了一次转换。