08_分频器

最新推荐文章于 2023-12-19 19:18:42 发布
最新推荐文章于 2023-12-19 19:18:42 发布
阅读量656 收藏 3
点赞数
分类专栏： # Verilog基础入门案例 文章标签： fpga开发
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/HeElLose/article/details/131273994
版权
本文介绍了如何设计和实现偶数与奇数分频器，包括理论基础、实验目标以及两种不同的实现方法。在RTL层面，展示了偶数分频器和奇数分频器的Verilog代码实现，同时提供了对应的testbench用于验证设计的正确性。
摘要由CSDN通过智能技术生成

08_分频器

1. 理论学习

在这里插入图片描述
例子：
50MHZ 变成 25MHZ 。50MHZ一个的时钟周期为20ns，而25MHZ一个的时钟周期为40ns，则要用50MHZ 产生 25MHZ的频率就需要使用计数器。 40/20 = 2 。则 2 个 50MHZ的时钟周期，产生一个25MHZ的时钟周期。这里需要 计数器数到 2 进行操作，从而进行分频的操作。

2. 实验目标

分频器分为偶数分频器和奇数分频器

3. 波形图绘制

3.1 偶数分频器

3.1.1 方法 1 实现：仅实现分频功能

在这里插入图片描述

3.1.2 方法 2 实现：实用的降频方法

在这里插入图片描述

3.2 奇数分频器

3.2.1 方法 1 实现：仅实现分频功能

在这里插入图片描述

3.2.2 方法 2 实现：实用的降频方法

在这里插入图片描述

4. RTL

4.1 偶数分频器

module divider_six
// 端口的定义
(
	input   wire  sys_clk, //系统时钟 50Mh  
                           //根据频率的转换 一个时钟周期20ns 0.5s 就是 25_000_000
	input   wire  sys_rst_n,
	
	output  reg   flag_out //对系统时钟 6 分频后的信号
);
/*
//---------------方法 1 实现：仅实现分频功能---------------
reg [3:0] cnt; // 定义计数器
//cnt:计数器从 0 到 2 循环计数
always@(posedge sys_clk or negedge sys_rst_n)
	begin
		if(sys_rst_n == 1'b0)
			begin
				cnt <= 4'd0;
			end
		else if(cnt == 4'd2)
			begin
				cnt <= 4'd0;
			end
		else
			begin
				cnt <= cnt + 4'd1;
			end
	end
//clk_out:6 分频 50%占空比输出
always@(posedge sys_clk or negedge sys_rst_n)
	begin
		if(sys_rst_n == 1'b0)
			begin
				clk_out <= 1'b0;
			end
		else if(cnt == 4'd2)
			begin
				clk_out <= ~clk_out;
			end
	end
*/
//---------------方法 2 实现：实用的降频方法---------------
reg [3:0] cnt; // 定义计数器

//cnt:计数器从 0 到 2 循环计数
always@(posedge sys_clk or negedge sys_rst_n)
	begin
		if(sys_rst_n == 1'b0)
			begin
				cnt <= 4'd0;
			end
		else if(cnt == 4'd5)
			begin
				cnt <= 4'd0;
			end
		else
			begin
				cnt <= cnt + 4'd1;
			end
	end
//clk_out:6 分频 50%占空比输出
always@(posedge sys_clk or negedge sys_rst_n)
	begin
		if(sys_rst_n == 1'b0)
			begin
				flag_out <= 1'b0;
			end
		else if(cnt == 4'd4)
			begin
				flag_out <= 1'b1;
			end
		else
			begin
				flag_out <= 1'b0;
			end
	end


endmodule

4.2 奇数分频器

module divider_five
// 端口的定义
(
	input   wire  sys_clk, //系统时钟 50Mh  
                           //根据频率的转换 一个时钟周期20ns 0.5s 就是 25_000_000
	input   wire  sys_rst_n,
	
	output  wire  clk_out //对系统时钟 5 分频后的信号
);

reg [3:0] cnt; // 定义计数器
reg       clk1;
reg       clk2;

//cnt:上升沿开始从 0 到 4 循环计数
always@(posedge sys_clk or negedge sys_rst_n)
	begin
		if(sys_rst_n == 1'b0)
			begin
				cnt <= 4'd0;
			end
		else if(cnt == 4'd4)
			begin
				cnt <= 4'd0;
			end
		else
			begin
				cnt <= cnt + 4'd1;
			end
	end
///clk1:上升沿触发，占空比高电平维持 2 个系统时钟周期，低电平维持 3 个系统时钟周期
always@(posedge sys_clk or negedge sys_rst_n)
	begin
		if(sys_rst_n == 1'b0)
			begin
				clk1 <= 1'b1;
			end
		else if(cnt == 4'd2)
			begin
				clk1 <= 1'b0;
			end
		else if(cnt == 4'd4)
			begin
				clk1 <= 1'b1;
			end
	end

//clk1:上升沿触发，占空比高电平维持 2 个系统时钟周期，低电平维持 3 个系统时钟周期
always@(negedge sys_clk or negedge sys_rst_n)
	begin
		if(sys_rst_n == 1'b0)
			begin
				clk2 <= 1'b1;
			end
		else if(cnt == 4'd2)
			begin
				clk2 <= 1'b0;
			end
		else if(cnt == 4'd4)
			begin
				clk2 <= 1'b1;
			end
	end
clk_out:5 分频 50%占空比输出

assign clk_out = clk1 & clk2;


endmodule

5. testbench

5.1 偶分频器

`timescale 1ns/1ns
// 在这里面不需要对端口进行定义
module tb_divider_six();

//因为 testbench 不对外进行信号的输入输出，只是自己产生
//激励信号提供给内部实例化待测 RTL 模块使用，所以端口列表
//中没有内容，只是列出“()”，当然可以将“()”省略，括号
//后有个“;”不要忘记
//要在 initial 块和 always 块中被赋值的变量一定要是 reg 型
//在 testbench 中待测试 RTL 模块的输入永远是 reg 型变量


 //输出信号，我们直接观察，也不用在任何地方进行赋值
 //所以是 wire 型变量（在 testbench 中待测试 RTL 模块的输出永远是 wire 型变量）

reg sys_clk;
reg sys_rst_n;

 //输出信号，我们直接观察，也不用在任何地方进行赋值
 //所以是 wire 型变量（在 testbench 中待测试 RTL 模块的输出永远是 wire 型变量）
wire flag_out;

//初始化值在没有特殊要求的情况下给 0 或 1 都可以。如果不赋初值，仿真时信号
//会显示为不定态（ModelSim 中的波形显示红色）

initial
//initial 只在通电执行一次
//在仿真中 begin...end 块中的内容都是顺序执行的，
//在没有延时的情况下几乎没有差别，看上去是同时执行的，
//如果有延时才能表达的比较明了；
//而在 rtl 代码中 begin...end 相当于括号的作用， begin...end 在 Testbench 中的用法及意义（区别   -----------------------------------------------------）
//在同一个 always 块中给多个变量赋值的时候要加上
	begin 
		sys_clk = 1'b1; //时钟信号的初始化为 1，且使用“=”赋值，
                        //其他信号的赋值都是用“<=”
		sys_rst_n <= 1'b0; //因为低电平复位，所以复位信号的初始化为 0
		#20 //延时20ns
		sys_rst_n <= 1'b1; //初始化 20ns 后，复位释放，因为是低电平复位	
	end
// always语句 一直在执行
sys_clk:模拟系统时钟，每 10ns 电平翻转一次，周期为 20ns，频率为 50Mhz
always #10 sys_clk = ~sys_clk;//取模求余数，产生随机数 1'b0、1'b1//每隔 10ns 产生一次随机数
//key_in:产生输入随机数，模拟按键的输入情况

//下面的语句是为了在 ModelSim 仿真中直接打印出来信息便于观察信号变化的状态
//也可以不使用下面的语句而直接观察仿真出的波形

//------------------------------------------------------------
//待测试 RTL 模块的实例化，相当于将待测试模块放到测试模块中，并将输入输出对应连接上
//测试模块中产生激励信号给待测试模块的输入，以观察待测试模块的输出信号是否正确
//------------------------------------------------

divider_six divider_six_inst
(
	//前面的“in1”表示被实例化模块中的信号，后面的“in1”表示实例化该模块并要和这个
	//模块的该信号相连接的信号（可以取名不同，一般取名相同，方便连接和观察）
	//“.”可以理解为将这两个信号连接在一起
	.sys_clk(sys_clk),
	.sys_rst_n(sys_rst_n), 

	.flag_out(flag_out)
);

endmodule

5.2 奇分频器

`timescale 1ns/1ns
// 在这里面不需要对端口进行定义
module tb_divider_five();

//因为 testbench 不对外进行信号的输入输出，只是自己产生
//激励信号提供给内部实例化待测 RTL 模块使用，所以端口列表
//中没有内容，只是列出“()”，当然可以将“()”省略，括号
//后有个“;”不要忘记
//要在 initial 块和 always 块中被赋值的变量一定要是 reg 型
//在 testbench 中待测试 RTL 模块的输入永远是 reg 型变量


 //输出信号，我们直接观察，也不用在任何地方进行赋值
 //所以是 wire 型变量（在 testbench 中待测试 RTL 模块的输出永远是 wire 型变量）

reg sys_clk;
reg sys_rst_n;

 //输出信号，我们直接观察，也不用在任何地方进行赋值
 //所以是 wire 型变量（在 testbench 中待测试 RTL 模块的输出永远是 wire 型变量）
wire clk_out;

//初始化值在没有特殊要求的情况下给 0 或 1 都可以。如果不赋初值，仿真时信号
//会显示为不定态（ModelSim 中的波形显示红色）

initial
//initial 只在通电执行一次
//在仿真中 begin...end 块中的内容都是顺序执行的，
//在没有延时的情况下几乎没有差别，看上去是同时执行的，
//如果有延时才能表达的比较明了；
//而在 rtl 代码中 begin...end 相当于括号的作用， begin...end 在 Testbench 中的用法及意义（区别   -----------------------------------------------------）
//在同一个 always 块中给多个变量赋值的时候要加上
	begin 
		sys_clk = 1'b1; //时钟信号的初始化为 1，且使用“=”赋值，
                        //其他信号的赋值都是用“<=”
		sys_rst_n <= 1'b0; //因为低电平复位，所以复位信号的初始化为 0
		#20 //延时20ns
		sys_rst_n <= 1'b1; //初始化 20ns 后，复位释放，因为是低电平复位	
	end
// always语句 一直在执行
sys_clk:模拟系统时钟，每 10ns 电平翻转一次，周期为 20ns，频率为 50Mhz
always #10 sys_clk = ~sys_clk;//取模求余数，产生随机数 1'b0、1'b1//每隔 10ns 产生一次随机数
//key_in:产生输入随机数，模拟按键的输入情况

//下面的语句是为了在 ModelSim 仿真中直接打印出来信息便于观察信号变化的状态
//也可以不使用下面的语句而直接观察仿真出的波形

//------------------------------------------------------------
//待测试 RTL 模块的实例化，相当于将待测试模块放到测试模块中，并将输入输出对应连接上
//测试模块中产生激励信号给待测试模块的输入，以观察待测试模块的输出信号是否正确
//------------------------------------------------

divider_five divider_five_inst
(
	//前面的“in1”表示被实例化模块中的信号，后面的“in1”表示实例化该模块并要和这个
	//模块的该信号相连接的信号（可以取名不同，一般取名相同，方便连接和观察）
	//“.”可以理解为将这两个信号连接在一起
	.sys_clk(sys_clk),
	.sys_rst_n(sys_rst_n), 

	.clk_out(clk_out)
);

endmodule
@大宁字
关注
  • 0
    点赞
  • 踩
  • 3
    收藏
    觉得还不错? 一键收藏
  • 打赏
    打赏
  • 0
    评论
专栏目录
ADC.rar_9s08_adc 9s08_adc.9s
09-24
2. **转换时钟**：ADC转换速度与系统时钟相关，可以通过设置分频器来调整转换频率。 3. **参考电压**：ADC转换结果基于参考电压，可以选择内部参考或外部参考。 4. **触发源**：转换可以由硬件中断、定时器事件或...
PWM.rar_HCS08 PWM_HCS08 PWM_PWM HCS08_hcs08_how to pwm 9s08
09-23
它包含若干个可配置的通道，每个通道可以独立设置预分频器、比较值以及边沿对齐或中心对齐模式，以满足不同的应用需求。 在HCS08 9S08系列单片机中，PWM的配置主要包括以下几个步骤： 1. **初始化TPM模块**：设置...
50Mhz产生时间
eachanm的博客
07-05 1万+
50Mhz 对应一个计数为0.02us,也就是20纳秒，计数到1us要50个计数，其他可自己算，下面是产生1us、1ms、1s的方法
verilog练习三：计数器
weixin_44956956的博客
12-26 3529
一、设计定义 有一个LED，每500ms，状态翻转一次，LED亮灭一次，周期为1s。 由于FPGA中所使用的时钟是50MHz或100MHz，若想得到500ms，就需要对系统时钟进行计数。 系统时钟为50MHz，对应周期为20ns。 计数的次数：N=500ms/20ns=500_000_000ns/20ns=25_000_000次。 位宽计算：由于，且 ，所以位宽应该为5+20=25。 二、程序编写 counter.v程序 module counter(Clk50M,Rst_n,led)..
按键控制LED闪烁实验
小菜鸡
01-18 4825
一、要求 两个按键KEY0、KEY1控制LED0、LED1的闪烁。 功能定义： 无按键按下：两个LED全亮； 按下KEY0：交替闪烁 按下KEY1：同时闪烁 二、实现 1.原理 把电路分成三个部分：计数器、控制器、LED灯 50MHZ时钟的周期为20ns，每0.5秒改变一次LED的状态，闪烁一次（两个状态）需要1秒，0.5秒需要2500_0000个时钟周期，2500_0000需要25位二进制数表示。 通过计数器来实现，定义一个25位的计数器cnt[24:0]，每个clk上升沿计数一次。 同时
STM32学习日志2020/11/13
weixin_45989401的博客
11-13 1421
STM32学习日志 2020/11/13学习目标学习内容学习时间学习产出例程学习套路：usrt相关知识点 学习目标 目标（目的+标准） 学习内容 串口通讯例程 按键开关例程 内容（详细，精准） 学习时间 23：00~24：15 睡觉保命。 学习产出 例程学习套路： 1清楚例程目的 这个例程是用来实现什么功能的，有哪些用途？ 2硬件部分 主要看看都有什么硬件资源可以用，以及如何去用（即通过看原理图明白是低电平还是高电平有效）除此之外，还要看有没有上/下拉电阻（怎么判断何时需要拉电阻呢？） 3
[FPGA入门笔记]（二）：LED呼吸灯实验
贾小瑞的博客
11-18 2282
1、简介 今天购买了AXLINX AX7020的开发板，从今天开始每一个例程都要做文档记录，为自己加油。 本实验，基于ALINX AX7020开发板，芯片为xc7z020clg400-2。 项目介绍： 呼吸灯，就是想人们呼吸频率的一种led灯亮灭的一种表现形式。过程是慢慢变亮，然后变亮以后又慢慢变灭的一种过程。很多初学者会认为硬件逻辑语言怎么能控制电流的高低呢，让灯有多亮就调多亮，所以觉得不好实现，其实不用担心，呼吸灯捅破窗户纸就知道，其实是一个很简单的一个小项目，下面我将一步一步的讲解，并且实现。 PWM
uart.rar_FREESCALE 书籍_MC9S08DZ60
09-22
MC9S08DZ60的UART模块允许用户通过编程调整波特率分频器，从而获得所需的传输速率。 2. **数据格式**：UART的数据帧通常包含起始位、数据位、奇偶校验位和停止位。在MC9S08DZ60中，可以根据应用需求选择不同的数据...
PWM.rar_SM39R08A5
09-23
1. 初始化：首先需要配置芯片的寄存器，设定PWM的时钟源、预分频器、计数器初始值等，以确定PWM的周期和占空比。 2. PWM通道配置：选择合适的PWM通道，设置其工作模式（如边沿触发或中心对齐）、极性（高电平有效或...
eeprom.rar_MC9S08DZ60
09-24
1. **初始化**：驱动程序的启动部分会进行必要的配置，例如设置I/O引脚、时钟分频器和访问控制寄存器。这确保了在对EEPROM进行操作之前，所有必要的硬件设置都已经完成。 2. **读操作**：在MC9S08DZ60中，读取...
如何实现时钟信号分频？
baijaiyu的博客
06-26 8515
在进行数字电路实验时，经常需要对时钟信号进行分频，以实现输出不同频率的时钟信号。 以下题为例：要求将50MHz的时钟信号进行分频，产生1MHz的时钟信号。其Verilog描述如下： 首先，精确理解一下50MHz的时钟频率究竟是什么概念？ 50MHz的时钟信号，其周期为1/50M秒，1秒有50M个方波信号。 端口列表非常简单，只有一个输入的时钟信号和一个输出的时钟信号。 50MHZ÷1HZ=500000
周期和频率之间的换算
热门推荐
We are all in the gutter, but some of us are looking at the stars.
06-11 5万+
1GHz=1000MHz，1MHz=1000kHz，1kHz=1000Hz 1s=1000ms，1 ms=1000μs，1μs=1000ns s（秒）、ms（毫秒）、μs（微秒）、ns（纳秒）
频率和周期的换算
yh13572438258的博客
11-24 4万+
频率 = 周期的倒数，即 f = 1/T，也可以说二者互为倒数 。频率 f 的单位是赫兹Hz，周期的单位是秒s。 而我们经常遇到的单位却不是标准单位Hz和s,所以需要进行转换。 1s = 10^3 ms = 10^6 us = 10^9 ns 1GHz = 10^3MHz = 10^6 KHz = 10^9 Hz 下面是常用的转换关系： 1Hz = 1 s 1KHz = 1 ms 1MHz = 1 us 10MHz = 100ns 20MHz= 50 ns 50MHz = 20ns 10...
常见频率f与周期T之间的关系
Micheal
11-26 3万+
1KHz=1ms=1微秒=1/1000秒 1MHz=1us=1微秒=1/1000000秒 10MHz=1/10us=0.1us 20MHz=1/20us=0.05us 50MHz=1/50us=0.02us 1GHz=1ns=1纳秒=1/1000000000秒 口诀： 频率f扩大多少n倍nf，周期T就除以n多少倍T/n，单位参考标准单位；
FPGA偶数，奇数，小数分频
qq_47826335的博客
08-20 860
频率的减小也就是周期增大，十分频，所以5MHZ一个周期是50MHZ的十个周期，因为我们为偶分频，所以在计数记到第5个数时给时钟取反，就可以实现一个周期为系统时钟的十个周期。我们采用上升沿触发计数。在得到clk_out1时钟的基础上，我们将clk_out1时钟延时一个周期的到clk_out2时钟(一定时将clk_p和clk_n延后相与得到clk_out2)，然后将clk_out1与clk_out2进行同或处理，即可得到clk_out。在采用下降沿触发，计五个数，前三为高，后二为低，得到clk_neg时钟。
13 计算机组成原理第七章 输入/输出系统 I/O方式 I/O接口
夜飘凌的博客
07-16 4820
I/O
FPGA之流水灯
yijiancmy的博客
02-05 1316
LED(Light Emitting Diode)发光二极管 特点：工作电流小，可靠性高，寿命长。 直插式二极管，管脚长的一端为阳极，短的一端为阴极；单项导电 贴片式二极管，有颜色标记的是阴极，对应另一侧是阳极。 电路原理图： LED灯与FPGA开发版的管脚连接： 流水灯设计 50Mhz时钟是外部50MHz晶振提供的，整个系统的驱动时钟。 复位信号低电平有效，与外部复位按键连接。 计时器用...
MEION:如何计算计数器的周期
构建数字通信技术理论与实践之间的桥梁
03-18 985
注：上面这段代码中的clk_256hz是想产生25MHz的信号（clk是50MHz）。信号命名需要规范才好呵，否则很容易误导。 在做实验三时，想通过上图所示的程序代码将50mhz（clk）的时钟分频得到为25mhz（clk_256）的时钟。初以为，它们的分频系数为2，计数值为1，所以写的判断语句为cnt1>1，错误的以为便可以得到25mhz的时钟，但是仿真的结果如下图所示，利用光标测出...
FPGA-时钟分频
最新发布
m0_74202414的博客
12-19 410
系统时钟为50Mhz，若得到25MHZ，则计数到1翻转，若为12.5MHZ,则计数到2翻转，若为1MHZ,则计数到25翻转。规律：得到X MHZ,则计数到50/X/2。
LabVIEW与物联网结合的智能家居预分频器技术
INTCON寄存器用于全局中断和Timer0中断的控制，而T0CON寄存器则包含TMR0ON、T08BIT、T0CS、T0SE、PSA以及预分频器的T0PS2、T0PS1和T0PS0位，用于配置Timer0的工作模式和预分频器。 在使用基于labview和物联网的...
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包

打赏作者

@大宁字

你的鼓励将是我创作的最大动力

¥1 ¥2 ¥4 ¥6 ¥10 ¥20
扫码支付：¥1
获取中
扫码支付

您的余额不足，请更换扫码支付或充值

打赏作者

实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值