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原创 基础电路设计之——奇数分频器 Verilog实现

占空比为50%/非50%的奇数分频器Verilog代码和Modelsim仿真。

2021-12-09 10:49:24 2188

原创 基本电路设计——偶数分频器

为什么要分频?由于FPGA的晶振频率都是固定值,只能产生固定频率的时序信号,但是实际工程中我们需要各种各样不同频率的信号,这时候就需要对晶振产生的频率进行分频。

2021-12-06 19:52:08 1152

原创 Verilog学习笔记:逻辑取反与按位取反

!是逻辑操作符,其计算结果为一个1bit的值,0=假,1=真,X=不确定。操作数≠0,等价于逻辑真,操作数=0,则等价于逻辑假。a = 0;!a = 1; 为真b = 3; !b = 0; 为假~是按位操作符,取反, A = 4'b0011,则~A = 4'b1100。...

2021-12-06 16:32:15 6825

原创 Quaruts&Modelsim联合仿真学习记录

刚开始学,里面可能有一些表达有误。

2021-12-05 21:17:00 638

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