- 博客(3)
- 收藏
- 关注
RSS订阅原创 FPGA【面试题】
跨时钟域分为四种情况：1bit信号、快到慢、1bit信号，慢到快；多bit，快到慢、多bit，慢到快。1.怎样将一个single-bit信号从快时钟域送到慢时钟域，或者慢到快？Multi-bit信号呢？1.怎样将一个single-bit信号从快时钟域送到慢时钟域，或者慢到快？Multi-bit信号呢？解决两个问题：1.异步处理；
2024-08-28 11:10:15
172
原创 FPGA【Verilog分频器】
在数字系统的设计中经常会碰到需要使用多个时钟的情况。时钟信号的产生通常具有两种方法，一种是使用PLL（Phase Locked Loop，锁相环），可生成倍频、分频信号；另一种则是使用硬件描述语言构建一个分频电路。分频器的设计通常分为以下三类：奇数分频器、偶数分频器及小数分频器。
2023-04-10 18:20:36
2530
2
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人