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原创 QuartusⅡ如何使用代码生成原理图
点击左上方工具栏里的空白文件图标,在弹出来的对话框中选择Block Diagram/Schematic File。如此就可以生成一个空白的原理图绘制界面,用来绘制整个程序的原理图,也就相当于用代码完成的顶层文件。2、分别生成各个模块的原理图。需要注意的是,如果选择顶层文件用原理图来表示,那么就不用写顶层文件的代码,如果选择用代码写顶层文件,就不需要绘制顶层文件的原理图,二者选其一即可,并且在这个工程里,只能添加其中一个到该工程。在弹出的Symbol对话框中,将各个模块对应的原理图拖到原理图绘制界面。
2024-12-25 20:10:08
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原创 QuartusⅡ配置锁相环(PLL)
9、配置输出时钟,选择Enter output clock frequency这一选项,在后方直接输入所需输出的时钟就可以。如果选择Enter output clock parameters这一选项,就需要输入分频倍频的数据,得到最终需要输出的时钟频率。同时也要注意②③④这几个地方的配置,④是文件的存储位置,自主选择。10、如果需要多个输出时钟,就勾选C1、C2、C3、C4界面选择Use this clock。4、配置输入时钟,根据自己所使用的板子的系统时钟配置。5、这一页的选项保持默认。
2024-12-25 15:49:22
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原创 使用visio画波形图
但是,一般我们需要绘制连续的正弦波,方波或者是三角波等,我们可以通过“裁剪”的方式,将基本波形裁剪成我们所需的波形。我们平时画流程图,框图等经常需要使用visio来完成,但是有时候需要画波形图的时候发现好像visio里并没有现成的波形图选项供我们选择。5、观察visio上方的工具栏是否有“开发工具”这一选项,如果没有,我们需要先进行系统配置,显示“开发工具”这一操作选项,才能进行下一步操作。4、右击画布上的波形,选择“设置信号波类型”选项(这里以方波为例)。在弹出的对话框中,就可以修改信号的波形。
2024-12-20 14:24:30
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原创 嘉立创绘制PCB的详细步骤
嘉立创有非常丰富的元件原理图库,基本上所需的元器件都可以在常用库、元件库里边找到,省去了需要自建原理图库的步骤,即使有些元器件在常用库或者元件库里找不到,也可以通过查找相同的封装暂时替代你所需的元器件,只是在最终导出BOM表的时候自己记得修改成自己所需的元件名称就行了。如图所示点击①所标的位置,界面就会出现②所显示的界面,在界面中设置自己的文件名,路径等信息,一个工程就新建好了(如图所示新建了一个名为New Project的工程)在这一步,可能需要调整之前画好的边框,直接删掉重新画边框就可以。
2024-11-19 16:57:13
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原创 FPGA开发—基于QuartusⅡ的工程建立以及仿真测试详细过程
新建一个文件夹,以所设计的工程来命名,在该文件夹内再建立如图所示的三个文件夹prj、rtl、tb分别用来存放工程、设计文件和测试文件。将基于QuartusⅡ的FPGA开发流程记录下来,以便后续参考,也希望能为有需要的朋友们提供帮助!最终在multisim中进行时序分析,观察信号波形。整个QuartusⅡ的开发流程大概就是这样。2、打开QuartusⅡ软件,新建工程。按照如下的图片流程进行操作。5、multisim仿真(设置仿真测试文件,按照如下流程进行操作)3、建立设计文件和测试文件。
2024-11-18 18:35:55
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原创 FPGA开发—基于Quartus的RAM(IP核)配置
3、进入IP核配置界面以后,需要注意①②③所标出的位置,①是器件型号,②是输出的文件的语言,一般选Verilog HDL即可,当然,如果是用其他语言进行设计的,就选择其他语言对应的选项。然后在下方图片里第一个箭头所指的搜索框搜索RAM进行精确查找,这里选择双通道RAM,也就是第二个箭头所指的位置。5、这里是存储模式的选择,设置存储深度和位宽,如果输入数据和输出数据的位宽不一样,则把①箭头所标的地方勾上,并且在②箭头所指的位置选择输出数据的位宽。2、跳出这个界面以后,直接默认选择,点击Next。
2024-11-15 16:47:02
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原创 # ** Error: (vsim-3033) F:/QuartusProject/ceshi/simulation/modelsim/key_led_vlg_tst.v(17): Instantia
1、在工程完整的情况下(在这里我拿“按键控制led”这个小设计为例进行说明,这个设计包括key_filter和led_ctrl两个小模块),也就说我把key_filter(按键消抖)和led_ctrl(led控制)的代码都实现以后,分别生成他们的原理图(这个操作步骤我在这里不再赘述),然后新建一个原理图文件,在这个原理图文件里将这两个模块用信号线连接(包括输入输出以及模块之间的信号流动)。那我前边也说过,由于modelsim无法识别原理图,所以我们解决这个问题的关键就是将这个原理图转换成.v文件就可以了。
2024-04-02 09:52:33
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原创 创建FIFO并实现仿真时的注意事项
接下来的FIFO配置就按照步骤操作就好了,把自己所需要的配置完成最终输出fifo_inst_v文件就可以了。步骤:file—Verilog HDL File,然后将写的测试文件代码输入页面之后保存(位置自选,名字自取)。接下来就是将写好的测试文件添加进去就行了(这个步骤我就不再赘述了,大家可以去别的博主那里参考一下)。先声明一下,这篇内容并不是创建FIFO并仿真的详细过程,而是我在创建和仿真过程中出现的一些问题,我把它写下来希望能让大家在操作过程中避免踩到这些坑。一、建立一个新工程,命名为fifo。
2024-03-29 15:09:02
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原创 Modelsim仿真时的各种问题
也就是说,如果你指定的仿真工具是Modelsim_Altera,那么你就要指定Modelsim_Altera的安装路径(由于我电脑安装的是Modelsim_Altera,这里就不对Modelsim-se的情况进行说明了,大家可以去别的博主那里取取经)。解决:这个问题和前两个问题解决办法其实大差不差,基本就是因为你选的仿真软件和你设定的仿真软件的位置不一致,按照上变两个问题的描述将需要保持一致的地方设定好基本就可以解决,这里就不再赘述。
2024-03-29 10:55:05
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原创 求助:使用multisim搭建积分电路时遇到的问题
图3是一个转换电路中的积分电路部分,可以看到这个电路的输入源是一个直流电流源,它的输出波形是下图中的蓝色线部分(其中有上升有下降是因为当积分电路部分的输出电压超过比较器设置的阈值后,会给积分部分提供一个与输入电流相反的电流量,使积分电路部分的电容放电重新回到阈值内,然后积分电路的电容又会重新充电,超过阈值后又会重复上述操作)。可以看到在图1这个电路中,我放了两个输入源,S1所连的输入源是阶跃电流源(配置是:初始电平0A,最终电平3mA),S2所连的是直流电流源(配置是:电流3mA)。
2024-03-09 18:53:17
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原创 在安装Multisim时遇到提示:No software will be installed or removed.我们该如何解决?
解决Multisim的安装问题
2024-03-05 15:17:04
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原创 学习记录4:关于verilog除法运算中的疑惑
在今天的学习过程中,我遇到了一个比较困惑的地方,我设置的参数MCNT=50000000,而在下边计算时我需要计算出37500000,于是我写的计算公式是(MCNT/(3/4))-1,也试过(MCNT/0.75)-1,当时的预想是这样写就可以计算出37500000,但是没想到仿真出来的结果不对,最后看了教程,老师给出的计算公式是(MCNT/2+MCNT/4)-1,最终仿真结果是正确的,我在想是不是因为我的计算公式不符合verilog语言中的运算语法,导致得不出正确的结果,我也去查询了资料,但是没有得到veri
2023-08-18 17:26:44
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原创 学习记录3:复习
我不理解,程序一点没变,不知道为什么在旧的工程里就总是得不到正确的仿真结果,这也让我想起来最开始学的时候遇到的问题:仿真的时候出现蓝线,当时的解决办法是关掉当前的工程,重新打开跑仿真,然后蓝线消失了,并且结果正确。但是这一次的问题我依然试了这个方法并没有得到解决,可能vivado这个软件自带的仿真工具不太稳定吧,不过也给我之后学习过程中遇到问题提供了一个解决思路,以上就是今天的收获。
2023-08-16 17:28:36
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原创 学习记录2:五选一多路器的实现
前几天学完二选一多路器以后,萌生了自己写一个五选一多路器的程序,也算是对学习成果的一个检验,程序不难 ,但是里边的逻辑还是得弄清楚,我发现自己在verilog语法上还是有很大的问题,所以在写五选一多路器的时候语法出现了挺多的错误的,还是通过不断搜索别人的解释才慢慢把程序写出来,直到最终仿真成功,所以后边在学习的过程中,还得加强verilog语法的学习,才能在写程序的时候更顺畅。
2023-08-14 11:25:48
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空空如也
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