本文详细介绍了基于SignalTapII的SDRAM时序分析，包括初始化、写入和读取数据阶段。在FPGA驱动SDRAM过程中，调整了刷新周期、读命令启动条件等参数，并解决了数据同步问题。通过时序图分析，确保了突发读写的正确性，但VGA显示存在干扰，计划进一步通过串口打印数据进行排查。
SDRAM时序分析-基于signalTapII
背景：利用FPGA驱动SDRAM，本篇是时序仿真部分，理论理解详见上传文件；
修改部分：
1、刷新周期：改为64ms/(2^13)=7.8125us
2、读命令的启动条件：sdram初始化完成后启动
3、SDRAM读出的数据写入到FIFO中的写入请求信号提前一个时钟使能；
4、初始化阶段的预充电指令指令对所有bank充电，即此时的A[10]改为1；
测试条件：
à突发读写，每次的突发长度为256，其中数据的取值为1~640；
àSDRAM的行地址为13位，列地址为9位，4个bank，数据宽度为16位；
àSDRAM控制器时钟为100MHz，相位为0；SDRAM芯片时钟为100MHz，时钟相角为-90°，à但由于signaltapII的采样始终只有200MHz，所以采回来的时钟信号相位差没有体现出来，具体表现在下面的时序图中，时钟的下降沿为SDRAM控制器有效边沿（原对应100MHz，相位为0），上升沿为SDRAM芯片的时钟有效沿（100MHz，时钟相角为-90°），分析时序图时这点需要注意一下；
à每次突发传输结束后没有使用突发终止命令而使用了预充电指令；
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