HDLbits练习记录（全程更新）

HDLbits 练习记录（一）

之前就经常使用Verilog 但是是在项目中学习的，并没有真正系统性的过一遍知识点，虽然也看完了参考书，但是纸上觉来终觉浅，明知此事要躬行，于是决定开始刷一下HDLbits，为以后成为一名优秀的IC工程师打下牢固的基础。

Getting Started

（一）.Getting started

征途的开始。

（二）.OutPut Zero

如果给输出量值的时候，默认其值为0。

Verilog Language

（一）Basics

1.Simple Wire

线性，实时幅值，从一个源泉流动向另外一个端口。

2.Wire4

如果不具体说明输入输出类型，那么默认为wire型。

3.Notgate

非门。

4.Andgate

与门。
注：assign语句可以直接使用 = 赋值 不必要再添加一个register。

5.Norgate

或非门

6.Xnorgate

异或非 ~^

7.Declaring wires

wire线性声明

8.7458芯片

功能：十个输入，两个输出，用到了四个与门，两个或门。

注：收获 assign 不只是赋值 也可以用来表示线的走向

代码：

功能实现：