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RSS订阅原创 LVDS Owner‘s Manual附录：技术参考资料附录
本文为一篇技术参考资料附录，主要包含五个部分：1）LVDS技术相关网站资源与应用指南；2）AnalogEdge和SignalPathDesigner的技术文章；3）外部出版物列表；4）国家半导体应用笔记参考文献（涵盖LVDS、信号完整性、背板设计等主题）；5）常见数据手册参数术语表和首字母缩略词表（详细解释各类电子工程术语和测试参数）。内容聚焦高速信号传输技术，特别是LVDS接口的设计与应用，提供了丰富的技术参考资料和标准参数定义。
2025-08-20 09:07:05
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原创 LVDS Owner‘s Manual第十章：设计挑战的解决方案
本文探讨了高速数字系统中的设计挑战与解决方案，重点关注时钟分配、信号调节和传输距离扩展等关键技术。在时钟分配方面，文章对比了点对点和多点架构，介绍了LVDS、B-LVDS和M-LVDS等差分信号技术，以及LMK系列时钟调节器的应用。针对FPGA系统设计，分析了负载电容、SSO噪声等问题，并提出了外部SerDes和信号调节器的解决方案。此外，文章还涵盖了广播视频信号处理、电缆延长技术、冗余设计、高速网络测试方法（包括IEEE 1149.6标准）以及DVI/HDMI接口的信号均衡技术。通过多种信号调节和均衡技术
2025-08-20 09:03:50
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原创 LVDS Owner‘s Manual第九章：半导体I/O模型
本文介绍了半导体I/O建模的三种主要方法：IBIS规范、S参数和SPICE模型。IBIS作为行业标准行为模型，能快速仿真且不泄露知识产权，包含I/V和V/T数据，支持差分信号和工艺角分析。S参数用于无源互连建模，通过矩阵形式描述信号反射和传输特性。SPICE模型则提供最高精度，但计算复杂且可能涉及知识产权保护。三种方法各具优势：IBIS适合快速验证，S参数用于互连分析，SPICE适用于需要高精度的场景。现代设计常组合使用这些方法以平衡效率与精度。
2025-08-20 08:54:03
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原创 LVDS Owner‘s Manual第八章：互连介质和信号调节
在选择用于高速串行数据传输的电缆和连接器时，考虑介质选择对系统性能的影响至关重要。应选择具有（通常）100Ω差分阻抗的控制阻抗介质。具有匹配阻抗的适当连接器也是必须的。这些选择的影响将被审查，包括补偿介质失真不利影响的方法。对于高速串行数据链路，电缆的主要有害影响是损耗。损耗是限制数据速率的主要缺陷。损耗与频率成正比，随着数据速率的增加，电缆引入的损耗也更多。控制损耗的物理电缆构造要素是长度和规格。
2025-08-20 08:48:26
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原创 LVDS Owner‘s Manual第七章：Jitter概述
本文系统分析了信号传输中的抖动问题，将抖动分为随机抖动（RJ）和确定性抖动（DJ）两大类。随机抖动由高斯分布表征，源于热噪声等物理源；确定性抖动则包括占空比失真、符号间干扰等系统源。文章详细探讨了各类抖动的成因、特性及测量方法，如眼图分析、浴盆曲线等，并提出了通过优化传输介质、减少阻抗不连续等措施来抑制抖动。最后强调在高速系统中，需结合误码率测试和眼图模板来确保信号完整性。全文为理解和管理信号抖动提供了全面的技术指导。
2025-08-20 08:41:28
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原创 LVDS Owner‘s Manual第六章：设计和布局指南
本文介绍了PCB设计中传输线、损耗、过孔和背板等关键要素的设计指南。主要内容包括：1.传输线类型（微带线、带状线）及其阻抗控制方法；2.高频下介质损耗对信号完整性的影响；3.过孔结构对信号传输的影响及优化方案；4.背板子系统中连接器和过孔导致的损耗问题；5.电源去耦和热管理的布局技巧。文章通过多幅图示说明了不同材料、结构的性能差异，为高速PCB设计提供了实用的技术参考。
2025-08-20 08:35:54
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原创 LVDS Owner‘s Manual第五章：端接和转换
在传输了足够数量的平衡位（1和0的数量相等）之后，每个接收器端子在1.0 V和1.4 V之间转换，从而得到最大的噪声余量。在任一情况下，推荐的配置是在背板的两端有匹配的端接。例如，在流行的先进电信计算架构（ATCA）的情况下，背板的特征阻抗是130欧姆，但由于板卡的额外负载，背板的每一端都以80欧姆端接。最广泛使用的差分技术是LVDS（低压差分信号技术），幸运的是，在需要进行转换时，它也是最容易使用的。直流平衡指的是在一组数据中，绝对数量的1和0之间的差异，其中1和0的总体数量相等被认为是“直流平衡”。
2025-08-20 08:30:44
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原创 LVDS Owner‘s Manual第四章：SerDes架构
每种SerDes架构都有其自身的优势，这使得它非常适合某些应用。并行时钟SerDes成本低廉，方便地将宽总线串行化。它们成本低廉，因为它们将时钟和数据并行传输到接收端，所以不需要时钟恢复。然而，这也是其主要缺点，因为使用多个串行数据和时钟对需要仔细布线和低对间偏斜。嵌入式时钟位SerDes非常适合需要额外几位和/或锁定随机数据功能的应用。它们还具有放宽发送器和参考时钟要求的特点，适用于使用低成本时钟源的系统。
2025-08-20 08:24:03
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原创 LVDS Owner‘s Manual第三章：网络拓扑
本文摘要：文章系统介绍了高速数字接口的网络拓扑结构（点对点和多点）及SerDes架构技术。重点分析了LVDS、LVPECL、CML等差分信号技术在点对点拓扑中的应用，以及B-LVDS和M-LVDS在多节点总线中的优化设计。详细阐述了四种SerDes架构（并行时钟、嵌入式时钟、8b/10b编码和FPGA连接）的工作原理及适用场景，特别强调了FPGA-Attach SerDes通过模拟功能模块与数字逻辑的协同设计，实现高速数据传输的优势。文章还探讨了不同信号技术间的混合使用方案，为高速接口设计提供了全面的技术参
2025-08-20 00:57:49
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原创 LVDS Owner‘s Manual第二章：高速接口技术概览
【摘要】本文对比分析了四种主流高速差分信号技术（LVDS、LVPECL、CML、M-LVDS）的关键特性。通过数据表显示，LVDS在3.125Gbps速率下具有±350mV摆幅和低功耗优势，LVPECL和CML则支持10Gbps以上速率但功耗较高。重点阐述了LVDS的电流源驱动原理（3.5mA通过100Ω端接产生350mV信号）及其抗干扰机制，指出差分技术的共模噪声抵消特性。文章提出技术选型需综合考量带宽、功耗、传输距离（电缆/背板驱动能力）、拓扑结构等要素，LVDS因宽共模范围（0-2.4V）和低EMI成
2025-08-20 00:51:47
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原创 LVDS Owner‘s Manual第一章：概述
摘要：National Semiconductor的LVDS技术手册自1997年发布以来，已成为行业标准设计指南。手册详细介绍了LVDS的发展历程，从最初应用于SCI接口，到如今广泛应用于通信网络、笔记本电脑等多个领域。最新第四版新增CML、LVPECL等高速接口技术的设计方法，包含电平转换、信号调节等实用内容，为工程师提供3Gbps以上高速传输解决方案。该手册持续更新，帮助设计者应对不断增长的数据速率和传输距离需求。
2025-08-20 00:38:40
42
原创 XFI和SFI的差异
本文通过研究XFI和SFI协议，得出如下结论：XFI和SFI理论上可以直接互连，但最好通过retimer或者repeater实现XFI和SFI的互连，本文也阐述了XFI和SFI的相同点和不同点。
2023-03-04 23:44:42
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13
原创 CPRI和10GBASE-KR的关系
当CPRI支持背板10G互连时，意味着：1）CPRI支持10GBASE-KR。2）CPRI的电气特性和10GBASE-KR一样，10GBASE-KR实际是指出了所用的介质（背板），也唯一地确定了CPRI的电气特性。3）CPRI借用了10GBASE-KR的分层结构，但PCS和FEC的实现上与10GBASE-KR有差异，因此CPRI实际是指CPRI协议。
2023-02-26 23:45:19
2036
原创 对SGMII接口的认识
SGMII为了便于串行化，拆分了PCS，将原来802.3z规范中MAC+PCS+PMA+PMD的形式改为了MAC+PCS ++PCS+PMA+PMD
2023-02-25 23:34:28
6002
原创 信号完整性设计规则之串扰最小化
本文内容从《信号完整性与电源完整性分析》整理而来，加入了自己的理解，形成了本文：信号完整性设计规则之串扰最小化
2023-02-19 16:58:54
1459
原创 Vivado综合设置之-no_lc
本文详细讨论了当勾选或者不勾选-no_lc时的差异，也详细介绍了using O5 and O6以及using O6 output only的具体含义。
2023-01-09 15:58:20
1909
1
原创 Vivado综合属性之SHREG_EXTRACT
本文给出了当SHREG_EXTRACT设置为yes和no时，Schematic的差异，也验证了如下结论：当为yes时，等效于SRL_STYLE设置为reg_srl_reg；当为no时，等效于SRL_STYLE设置为register。
2023-01-09 11:35:17
1926
原创 Vivado综合属性之SRL_STYLE
本文介绍综合属性SRL_STYLE取register、srl、srl_reg、reg_srl、reg_srl_reg和block中的值时，对Schematic的影响。SRL_STYLE用于指导Vivado将SRL（移位寄存器）映射为何种形式。
2023-01-09 11:04:35
2022
原创 Vivado综合属性之MAX_FANOUT
本文介绍了综合属性MAX_FANOUT对Schematic的影响，通过本文可以理解通过寄存器复制的方式可以降低扇出。
2023-01-08 21:14:16
4709
3
原创 Vivado综合设置之-gated_clock_conversion
本文验证-gated_clock_conversion设置为on或off时，给Schematic带来的差异。
2023-01-08 17:31:13
3186
原创 Zynq PL端调用PS端的时钟
本文的目的：在XCZU21DR环境下，PS给PL提供一个100MHz的时钟，PL端根据此时钟产生1S信号，点亮LED。
2023-01-07 12:47:56
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原创 Vivado综合设置之-keep_equivalent_registers
keep_equivalent_registers即保留等效寄存器，所谓等效寄存器是指共享输入端口（输入时钟端口clk和输入数据端口rst）的寄存器。勾选它时，意味着Vivado不会对等效寄存器进行优化；不勾选它时（默认情况），意味着Vivado会合并等效寄存器。
2023-01-07 12:29:38
1536
原创 Vivado综合设置之-resource_sharing
resource_sharing用于对算数运算（加法、减法和乘法）实现资源共享，以节约LUT资源，有3个值：auto、off和on，默认是auto。默认情况下，将resource_sharing设置为auto即可。本文验证-resource_sharing设置为on和off时对加减法、乘法运算的LUT资源占用的影响。
2023-01-07 12:06:37
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原创 对PTP 1588新的认识
对1588的研究持续了一段时间，总有不太确定的地方，现在进行个阶段性总结，也包含了个人的思考，可能还有认识不到位的地方，请这方面的专家能提点意见。图1Model of an ordinary clock，来自于IEC 61588-2009网络测量和控制系统的精密时钟同步协议标准.pdf仅介绍在SLAVE模式下PTP同步过程：分为两个阶段，时钟同步和时间同步。step 1. master每0.1S发1个SYNC包，Slave通过更新上图Time的值来调整供给自己PHY（上图下方紫框）的时钟..
2021-03-22 23:36:46
3851
1
原创 IO口推挽输出仿真
仿真使用TINA-TI实现，下图上方T1为P-FET，下图下方T2为N-FET。图1. 推挽输出高电平仿真结果上图可以看出在VF1侧3V通过2个1K电阻分压后能得到1.5V，这体现了推挽结构的强输出能力。图2. 推挽输出低电平仿真结果...
2021-03-12 21:43:41
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原创 MATLAB仿真-抽取滤波
在ADC的硬件设计中，都需要在模拟输入端加一个低通滤波器，称为抗混叠滤波器，抗混叠滤波器用于限制最高输入频率，如果需要降低采样率，则需要在代码中实现抽取操作，在抽取前也需要抽取滤波器以限制最高频率分量，当原始信号中含有大于fs/(2D)的频率分量（采样率fs，抽取因子D），抽取后的信号会出现混叠，当使用带宽为pai/D的滤波器，可实现抗混叠。matlab的dsp.FIRDecimator函数实现了2倍抽取+滤波（截止角频率为0.4*pai），假如fs=650Hz，则fmax=325Hz，截止频率=0.4
2020-09-18 23:07:05
6606
2
python实现的dbm和w转换小工具
2023-03-21
交换芯片原理图(.DSN)+对应的PCB封装和焊盘库，可以拿来练习Allegro布线
2018-11-10
《嵌入式Linux应用开发完全手册》韦东山光盘资料
2017-03-10
ALIENTEK MiniSTM32开发板扩展例程
2014-05-28
python读写mdb、读excel的ui界面的源代码和exe文件
2018-10-09
LTC4303库文件和仿真工程文件
2018-09-30
AppCAD（RF计算软件）
2017-03-10
smartprinter（虚拟打印机）4.1破解版
2017-03-10
u-boot-1.1.6.tar.bz2
2017-03-10
空空如也
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