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原创 SPI
`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company: // Engineer: // // Create Date: 2018/05/13 13:57:02// Design Name: // Module N...
2018-11-23 10:04:53 255
原创 TMDS
module vdc_encode( rst, clk, de, d, c0, c1, q_out); input rst; input clk; input de, c0, c1; input[7:0] d; output reg[9:0] q_out; reg[9:0] q_m;...
2018-11-21 14:23:15 1456
空空如也
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