3-8译码器

本文记录了一次使用Verilog语言实现3-8译码器的过程,包括模块框图、波形图的绘制,以及代码实现。通过case语句和if-else语句两种方式编写,重点讨论了去掉else后的RTL视图变化,指出在不列出else情况下译码器仍能正确工作的原因。此外,还提及了译码器未来可能与数码管显示结合,并探讨了代码优化对硬件资源的影响。
摘要由CSDN通过智能技术生成

3-8译码器简单记录

  1. 模块框图与波形图
    框图

波形图

  1. 代码,这里用的case语句,也可以用if-else语句

注意拼接符的使用

代码

3.testench代码
直接按照当初总结的五步来即可,见以前笔记五步
在这里插入图片描述

  1. 仿真波形
    部分波形
    后续学了数码管显示后可以通过数码管显示数字,然后下载到板子上观察。

补充:观察 if-else 实现的译码器中的最后一个else 去掉后综合后所生成的 RTL 视图是怎样的
先放上没有去掉的RTL视图
未去掉

去掉后
去掉

观察两幅图可以发现去掉else会上一个Equal7,原因是它把else的情况应该没有列出来,默认其他情况直接给out赋值即可,并未列在RTL视图中。

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