Verilog HDL语言基础语法

yan__sha

已于 2022-06-20 15:53:56 修改

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分类专栏： FPGA学习笔记文章标签： fpga开发

于 2022-06-15 16:15:10 首次发布

本文链接：https://blog.csdn.net/Li_Lei1/article/details/125297311

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例如：当“&”作为一元运算符时表示归约与。&m 是将 m 中所有比特相与，最后的结果为1bit。
当“&”作为二元运算符时表示按位与。m&n 是将 m 的每个比特与 n 的相应比特相与，在运算的时候要保证 m 和 n 的比特数相等，最后的结果和 m（n）的比特数相同。

if-else 也可以实现这种功能，但是 if-else 只能在 always 块中使用，不能在 assign 中使用，如果我们想在 assign 中使用就需要用到条件运算符。

优先级
归约运算符 > 算数运算符 > 移位运算符 > 关系运算符 > “= =”和“!=”> 按位运算符 > “&&”和“||”> 条件运算符，总的来说是一元运算符 > 二元运算符 > 三元运算符。
如果在编写代码的时候对这些关系容易混淆，最好的方式就是使用“（）”增加优先级。
位拼接运算符
位拼接运算符由一对花括号加逗号组成“{ , }”，拼接的不同数据之间用“,”隔开。
位拼接运算符的作用主要有两种，一种是将位宽较短的数据拼接成一个位宽长的数据；
另一种是可以通过位拼接实现移位的效果。

位拼接运算
7. case语句
注意与c语言switch case语句的区别

case(<控制表达式>)
<分支语句 1> : 语句块 1;
<分支语句 2> : 语句块 2;
<分支语句 3> : 语句块 3;
………
<分支语句 n> : 语句块 n;
default : 语句块 n+1;

在执行了某一分支项内的语句后，跳出 case 语句结构，终止 case 语句的执行。case 语句中各个“分支项表达式”的取值必须是互不相同的，否则就会出现矛盾现象。

inout 双向端口
作为数据的输入输出端口，一般会同时定义一个变量来确定是输入还是输出端口。
系统任务和系统函数
具体参考资料书(征途Pro《FPGA Verilog开发实战指南——基于Altera EP4CE10》2021.7.10（上） 8.3.16)，他们都是在仿真时才会用到，可以用的时候查阅。

对于RTL代码，可分为两个部分：

（1）对模块输入输出变量定义
（2）根据波形图和逻辑编写后部分代码

对于Testbench仿真代码，大致分为五个部分

(1)时间尺度与精度单位，端口列表为空，直接列出“模块名 ();”
(2)定义待测试的RTL模块的输入（reg型）输出（wire型）变量
(3)初始化变量
(4)产生模拟输入变量
(5)模块实例化，注意信号名的对应关系和连线

initial 是不可综合的（综合后不可以生成对应的硬件电路），常用于 Testbech 中初始化信号，但也可以在可综合的模块中用于初始化寄存器。
begin end语句，是对多条语句赋值使用，但设计 RTL 代码的原则是一个 always 块中最好只有一个变量，所以 begin…end 在 RTL 代码中几乎很少使用，而在 Tetbench 中使用的更多。
#延时，是不可综合的，但可以在可综合的模块中使用，其延时单位仍由可综合模块中的`timescale 决定，但是综合时被其延时时间被综合器忽略。
注意always和assign语句的区别，如果输出在 always 块中被赋值（即在“<=”的左边)
就要用 reg 型变量，如果输出在 assign 语句中被赋值（即在“=”的左边）就要用 wire 型变量。
$timeformat(-9, 0, “ns”, 6);

设置显示的时间格式，此处表示的是(打印时间单位为纳秒，小数点后打印的小数位为 0 位，时间值后打印的字符串为“ns”，打印的最小数量字符为 6 个).