补码的加减运算和溢出判断

本文介绍了补码表示的加减运算,强调了无论加法还是减法,最终都可转换为加法操作,并通过电路中的加法器实现。补码加法举例包括正数和负数的相加。在减法部分,讲解了变补的概念,即求(-Y)的过程。还探讨了溢出的判断方法,包括符号位判断、最高位和符号位的进位判断以及双符号位判断。此外,讨论了溢出的两种类型——上溢和下溢,并提供了判断溢出的逻辑表达式和异或方法。
摘要由CSDN通过智能技术生成

补码的加减运算

定义:两个操作数用补码表示,连同符号位一起表示,结果也用补码表示

补码的加减运算公式:(X+Y)补 = X补 + Y补                 (X-Y)补 = X补 + (-Y)补

可以看到,无论是加法还是减法,最后都会转换成加法操作,那是因为在电路中通常使用加法器

下面我们来看看具体的例子

1.加法

这是最简单的一种情况,就是直接用补码相加,最高位有进位直接舍弃

9+3 = 01001 + 00011                                      (-9) + (-3)  = 10111 + 11101

                                

 2.减法

首先介绍变补的概念

变补是指减法运算中把求(-Y)的方法,变补的操作:补码连同符号位取反加1

直接看例子吧

第一题3的补码是00011,变补是11101        (答案是00110,上面印刷错误)

第二题-3的补码是11101,变补是 00011

第三题9的补码是01001,变补是10111

这里注意,正数的补码就是它的原码,不要把正数的补码算错了


溢出判断

由于机器数表示的范围是有限的,所以会存在溢出的情况。比如四位的机器数(含符号位),表示的范围是 -8~7,如果 4+4 就会超过这个范围 0100+0100 = 1000 ,得到的结果就是-8,此时发生了溢出。

溢出分为上溢和下溢,我们可以发现,只有正数加正数才可能发生上溢,负数加负数才会出现下溢。为了判断溢出我们可以用下面几种方法

1.符号位判断

         上面的式子是一个逻辑表达式,A,B,S分别表示两个加数和结果的符号,比如 01001 + 00011 = 01100(9+3=12),A=0,B=0, C=0。这是一个逻辑表达式,学过数电和离散的应该比较熟悉,当然高中数学也可以理解这个。这里的乘法相当于与,加法相当于或,当结果为0,表示无溢出,结果为1,表示溢出。比如上面那个式子,0*0*1 + 1*1*0 = 0 + 0 =0,无溢出。

        这种做法在我们看来也许有一点麻烦,但在电路设计中,与或非恰好是最基础的三种门电路,所以这种方法在电路中更容易实现


2.最高位和符号位的进位判断

当数值的最高位的进位和符号位的进位不同时,则发生了溢出;相同则没有发生溢出

当用异或来表示的时候,结果为1表示发生了溢出,结果为0表示无溢出

 

 3.双符号位判断

双符号位:用00表示正,11表示负

如果计算结果的符号位是01或10,则表示发生了溢出,其中01表示发生了正溢,10表示发生了负溢。

 同样也可以用异或判断,将双符号位的两个数做异或运算,结果0为溢出,1为未溢出。

以下是一个完整的Verilog代码示例,可以实现16位补码加减运算: ```verilog module add_sub( input [15:0] a, input [15:0] b, input sub, output [15:0] result, output overflow ); reg [15:0] b_neg; wire [16:0] sum; assign b_neg = ~b + 1; assign sum = {1'b0, a} + ({sub, b_neg} & 16'hFFFF); assign result = sum[15:0]; assign overflow = (sum[16] != sum[15]); endmodule ``` 该电路同样接受两个 16 位补码数,以及一个控制信号 `sub` 用于选择加法或减法运算。其中,`b_neg` 表示 `b` 的补码的取反加一,`sum` 表示加减法的结果,`result` 表示最终的结果,`overflow` 表示是否发生了溢出。 在上述代码中,使用了 Verilog 的位运算和拼接操作来实现计算。具体的实现方式如下: - `assign b_neg = ~b + 1;`:将 `b` 按位取反并加一,得到其补码 `b_neg`。 - `assign sum = {1'b0, a} + ({sub, b_neg} & 16'hFFFF);`:将 `a` 和 `b_neg` 进行加减运算,并将结果与 16 位全 1 进行按位与操作,以确保结果为 16 位补码。同时,在 `a` 的最高位添加一个 0,以免在加法时产生进位。 - `assign result = sum[15:0];`:将 `sum` 的低 16 位作为最终结果输出。 - `assign overflow = (sum[16] != sum[15]);`:如果 `sum` 的最高位(即符号位)与次高位不同,则表示发生了溢出。 需要注意的是,上述代码中的加减法均采用了补码方式,因此不需要进行符号判断。同时,在实际应用中,还需要考虑对控制信号 `sub` 的处理(例如,将其与其它控制信号一起传入模块中)。
评论 12
添加红包

请填写红包祝福语或标题

红包个数最小为10个

红包金额最低5元

当前余额3.43前往充值 >
需支付:10.00
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明:

1.余额是钱包充值的虚拟货币,按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载,可以购买VIP、付费专栏及课程。

余额充值