【cadence virtuoso 实践记录(2）_手动计算设计5管_OTA（有源负载差分对）】

最新推荐文章于 2025-04-15 16:11:19 发布
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【cadence virtuoso 实践记录(2）_手动计算设计5管_OTA（有源负载差分对）】

1参数指标

工艺 SMIC0.18um
工作电压 VDD = 2.5V
摆率 SR ≥ 20V/us
负载电容 C_L = 2 pF
3dB带宽 f 3 d B f_{3dB} f3dB​≥ 1MHz
直流增益 |Av| ≥ 40
功耗 P ≤ 0.5mW
共模电压 V_{ICMR} = [ 0.8V , 1.6V ]

2计算过程

详细过程见手写版

3仿真过程

3.1 按照2中计算的W/L搭建原理图

在这里插入图片描述

3.2仿真结果

3.2.1 dc仿真

1.设置好2中计算的VCM，VB值
运行直流仿真，检查管子工作状态。

在这里插入图片描述

2.一开始尾管的W/L忘了设置，按220/180跑，管子工作在线性区，增加VB到1.5v才饱和，检查后发现问题，调整好管子W/L，后VB给0.59V，即可正常工作。

3.调整管子的静态工作点，还未掌握透彻，需要加强这块的理解。

3.2.2 ac仿真

1.输入端加入幅值为0.2V的交流小信号
设置好输出，点击运行，查看增益和相位

图↓testbench
在这里插入图片描述

图↓ 增益为82.7
满足指标要求,大于40倍
在这里插入图片描述
将增益显示为dB
这里注意，因为输入给的是mv,直接用dB20函数计算增益，会出现负值，
20lg(0.0827V) = -21.64dB

这里设置gain_dB的表达式，用输出除以输入，再点击dB20。
结果显示为38.353dB

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差分输出的五管OTA
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### 差分输出五管OTA电路设计与实现 #### 1. 电路结构概述 差分输出的五管运算放大器（Operational Transconductance Amplifier, OTA）是一种常见的模拟集成电路，其核心由五个晶体管组成。其中四个晶体管构成差分对及其镜像电流源，第五个晶体管则作为有源负载使用[^1]。 这种拓扑结构的主要特点是通过引入有源负载来提高增益，同时保持较低的功耗。具体来说，MOSFET 的跨导 \(g_m\) 和漏极电流 \(I_D\) 是决定该电路性能的关键参数之一[^3]。 #### 2. 输入到输出的关系 当 balun 被用作单端转差分信号转换器件时，在输入端施加一个交流电压 \(V_{\text{in}}\) 后，输出两端会形成一对互补的差分信号 \(V_{\text{out}+}\) 和 \(V_{\text{out}-}\)，分别为 \(\frac{V_{\text{in}}}{2}\) 和 \(-\frac{V_{\text{in}}}{2}\)[^2]。此特性使得五管 OTA 非常适合应用于高精度、低噪声的应用场景中。 #### 3. 性能指标考量 对于实际应用中的五管 OTA 来说，以下几个方面是非常重要的： - **直流偏置点设置**: 确保所有晶体管都处于饱和区操作模式下运行。 - **增益带宽积 (GBW)**: 表征频率响应特性的关键因素；较高的 GBW 可以支持更广的工作频谱范围。 - **共模抑制比(CMRR)**: 测量差分放大器区分所需差异成分的能力大小程度。 - **电源抑制比(PSRR)**: 描述供电波动影响的程度高低情况。 这些都需要仔细考虑并优化才能达到最佳效果。 #### 4. 设计流程说明 以下是基于上述理论基础的一个典型设计方法论描述: ##### 参数设定阶段 根据目标应用场景需求定义初始规格书，包括但不限于最大输入失调电压、最小单位增益频率等技术要求。 ##### 计算推演环节 利用已知条件完成必要的数学建模过程，比如估算各个场效应晶体管的最佳尺寸比例关系(W/L ratio), 并初步预测可能产生的误差项数值变化趋势。 ##### 物理实现部分 借助EDA工具平台如Cadence Virtuoso构建完整的版图布局方案，并执行一系列验证测试程序，例如DC扫描曲线绘制确认静态工作状态正常与否; AC Sweep 分析评估动态行为表现特征等等。 ```python import numpy as np def calculate_transistor_size(gm_id_ratio_target): """ Calculate transistor size based on given gm/Id target. Parameters: gm_id_ratio_target (float): Target value of transconductance over drain current Returns: tuple: Width and Length values optimized for achieving desired performance metrics """ W_L_min = 0.18e-6 # Minimum allowed width-length product according to process rules Vt = 0.7 # Threshold voltage assumed constant across all devices within same technology node mu_n_Cox = 400 # Mobility multiplied by oxide capacitance per unit area at nominal conditions Lmin = max((gm_id_ratio_target * Vt)/(mu_n_Cox*W_L_min), 0.18e-6) return round(Lmin*1e9)/1e9 ,round(((Lmin*(mu_n_Cox))/(gm_id_ratio_target))*1e9)/1e9 width,length=calculate_transistor_size(5) print(f"Optimal dimensions are {width:.2f} um wide by {length:.2f} um long.") ``` 以上代码片段展示了如何依据指定的目标 \(g_m/I_d\) 比率计算合适的 MOSFET 尺寸宽度和长度值。 ---
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